使用IBIS模型进行时序仿真

光电通讯网www.oecomm.com丰富的开发资源，丰富的技术交流，硬件设计者的网上家园使用IBIS模型进行时序仿真光电通讯网出品光电通讯网www.oecomm.com丰富的开发资源丰富的技术交流硬件设计者的网上家园2004-07-05光电通讯网www.oecomm.cpm丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-1光电通讯网www.oecomm.com丰富的开发资源，丰富的技术交流，硬件设计者的网上家园1介绍DPS和memories的测试参数在各自的datasheet给出,测试是在datasheet里给出的条件下进行的,而任何测试条件的变化都会引起参数的变化。测试条件包括温度,电压,频率,负载电容,阻抗等等。IBIS模型是一种在所有处理条件下对输入输出口行为进行建模的快速而精确的办法。IBIS模型建立在电压-电流曲线的基础上,曲线来自于全面的电路仿真和(或)顶层测试.要想用IBIS模型,仿真工具是必须购买的,比如Hyperlynx或MentorGraphics公司的。这些仿真工具能给出在系统级,板级,或元件级的精确的信号完整性分析。比如,DSP测试系统给出了一个测试负载.如果一块电路板与测试系统比有更多或更少的负载,时序就会比最初预想的不一致.这会对系统产生危害还是好处,取决与是怎样的不一致和哪些参数是所关心的。本文所关心的是阻抗和负载。所以假定频率，电压保持在DATASHEET里规定范围内，而温度是室温。使用多个占全总线位宽的SDRAM的系统必须对每个器件进行IBIS仿真。这样做的原因是DSP与SDRAM直接不再是点对点的连接。走线长度的变化造成了不同器件之间时序的不同。用户必须进行IBIS仿真来确保信号完整性。本文说明了不同的时序参考点对DSP和SDRAM是同样重要的。在第3节，可以看到DSP和SDRAM在测试系统中和在标准板上不同的时序表现。参考电压和噪声同时影响了测试系统和标准板的时序。如何理解现象发生的原因在第4节和第5节有简单讨论。第6节是应用报告，围绕着基于IBIS仿真的建立与保持时间的公式展开。第7节总结了AC时序分析的步骤。2建立参考点DATASHEET的时序数据是管脚上测出来的，管脚连在有测试负载的测试板上。在实际的电路板上，时序随着电路板与测试板相比的负载的变化而变化。在研究测试板与实际电路板之间差别的细节之前，本节先讨论如何建立参考点。当一个与测试板不同的电路板在建模的时候，参考点是必须建立的。为方便起见，参考点通常设在主器件上，那就是DSP。参考点表示时间从DSP的输出管脚上开始计算。图1表示了一个DSP在真实的电路板上是怎样向SDRAM写数的。t0表示时间原点。ABCDE分别是在DSP和SDRAM上的测试点。F点表示输出BUFFER打开时相对与t0的点。Xn是内部时延，这DSP来说是固定的常数。假设Xn的值为-3.1ns。同样假设A点的输出BUFFER有0.2ns的内部延时，D点的有0.3ns内部延时。可以算出A点为（t0+0.2）ns，即比t0延时0.2ns;D点为（t0+Xn+0.3）ns＝（t0－3.1+0.3），延时-2.8ns。DSP的输出建立时间指数据传输到D的时间与时钟传输到A的时间之差。在这个例子中，输出建立时间为【0.2-（-2.8）】ns＝3ns。光电通讯网www.oecomm.cpm丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-1光电通讯网www.oecomm.com丰富的开发资源，丰富的技术交流，硬件设计者的网上家园图1计算保持时间时Xn是不同的，因为使用的不同的内部逻辑门来构成BUFFER。在DSP读数据的时候，DSP输出时钟，控制和地址信号，如图1所示。在收到读命令后，SDRAM输出数据。图2显示了SDRAM如何在DSP输出时钟的下送出数据的。Yn为SDRAM的内部时延。SDRAM的输入输出时序与已到器件管脚的时钟信号有关系。比如，SDRAM的输出保持时间开始于在B点的时钟信号超过给定的参考电压Vref的时刻，结束于D点信号通过Vref的时刻。假设SDRAM的Yn为1.8ns，B点的输入BUFFER延时为0.3ns，D点的输出延时为0.4ns，那么在图2中B点与D点的时间差为【0.3+Yn+0.4】ns＝【0.3+1.8+0.4】ns＝2.5ns。所以得出本例中SDRAM的输出保持时间为2.5ns。图2DSP和SDRAM的输入输出时序都与到管脚的时钟有关系。输出时序表征的是数据或控制信号穿过Vref的时刻与时钟穿过Vref时刻之差（输出建立时间）。输入时序表征的是数据或控制信号开始有效（输入建立）或无效（输入保持）的时刻与时钟信号穿过Vref时刻之差。3理解测试系统3.1如上一节提到的，测试负载的问题是进行真实电路板仿真时必须考虑的。电路板布线的负载必须减去测试负载，以精确反映负载的变化。图3是一个最简单的框图，显示了测试负载与实际电路的不同。在图3中，上面的框图表示一个标准点对点电路布线。DSP的输出端（点A）的负载由传输线和B点的负载构成。线上延时Y跟布线和电路板材料有关。下面的框图显示了一个标准的测试负载（参考DATASHEET的测试负载电路）。标准的测试系统会不考虑线上延时，DATASHEET提供的输出时序是管脚（C点）接测试系统的电容负载情况下的。DATASHEET的时序测量的是C点电平穿过Vref的时刻相关。你不能那DATASHEET给出的C点的时序来用作实际电路上A点或B点的时序。这是因为在绝大多数情况下实际电路的电容负载不会等于测试系统的电容负载。如果实际电路的电容负载小于测试系统的，B点时序关系会比DATASHEET给出的快，反之，则更慢。光电通讯网www.oecomm.cpm丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-1光电通讯网www.oecomm.com丰富的开发资源，丰富的技术交流，硬件设计者的网上家园图3在给出合适的板上布线特征（Y）以及DSP和SDRAM的IBIS模型后，IBIS仿真可以用来测量B点和C点的实际时序。IBIS仿真器可以给出绝对时或相对时。绝对时从t0点BUFFER打开开始计算，相对时从被测管脚电平达到参考电平时开始计算。如在本例中，t0到B就是绝对时，A（达到参考电平时刻）到B（达到参考电平时刻）就是相对时。对AC时序分析来说，绝对时可以为用系统板上电路和测试电路建立一个平等的参考点。绝对时在IBIS仿真中用下标0来表示。如B0就表示t0到B的时间，同样的C0就表示t0到C的时间。SDRAM管脚（B0）的实际时序与DATASHEET中(C0)时序的不同之处可以这样表示：实际时序与DATASHEET差别＝B0-C0。如图3所示，板上的延时Y＝B0-A0。由此可见，如果板上的负载等于测试负载（C0=A0），实际实际时序与DATASHEET时序差别＝B0-C0=B0-A0。换句话说，测试延时等于板上负载引起的延时。如果A0比C0小，那么B0也小，相应的实际时序与DATASHEET时序之差也越小，反之矣然。图4和图5显示了负载时怎样产生对时序的影响的（在给定时钟上升沿基础上时）。光电通讯网www.oecomm.cpm丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-1光电通讯网www.oecomm.com丰富的开发资源，丰富的技术交流，硬件设计者的网上家园图4图5注意B0和C0是根据IBIS仿真计算出来的。（B0-C0）为常数，大小取决于板上走线和输入输出BUFFER。（B0-C0）定义为测试负载偏差，即：测试负载偏差＝B0-C0这说明了对于一个给定的管脚，如果你知道t1时刻信号传到C点，那么你可以简单的加上测试负载偏差（对给定的管脚和走线来说是常数）而容易的找到信号抵达B点的时刻t2：t2=t1+（B0-C0）下一节解释在时序分析中怎样使用测试负载偏差。光电通讯网www.oecomm.cpm丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-1光电通讯网www.oecomm.com丰富的开发资源，丰富的技术交流，硬件设计者的网上家园3.2在实际电路上使用DATASHEET时序。DATASHEET不会提供信号变化时的内部参考时刻t0和绝对时C0（图3）。取而代之的是与时钟相关的在管脚上的数据/控制信号时序（接测试负载）。图6以传输延时为例子，显示了DATASHEET时序是怎样得到的。图6以后本文以“tpd”来表示时钟与数据/控制线信号间的数据传输延迟。tpd表示了时钟有效沿时刻与数据/信号变化时刻之间的时延。在DSP往SDRAM写数据的例子中，你必须把DATASHEET里中的时序（即DSP的DATASHEET中接测试负载的tpd）转换为SDRAM的输入口的tpd，来确定SDRAM的输入时序在实际电路中满足要求。3.1节提到的测试负载偏差（B0-C0）体现了在信号变化是B点和C点不同的时序(图3)。你需要用这个测试负载偏差来把DATASHEET（DSP）中的时序转换为SDRAM管脚上的tpd。如图6所示，tpd在DATASHEET中是这样得到的：tpd（DATASHEET）＝C0(Q0)－C0(CLK)再实际电路上，SDRAM管脚上的tpd是：tpd（SDRAM）＝B0(Qn)－B0（CLK）再上面的等式中，未知的只有tpd（SDRAM）。tpd（DATASHEET）由DATASHEET提供，C0(Qn)，C0(CLK),B0(Qn)可以用IBIS仿真得到（由IBIS模型和实际布线决定）。通过变换，可以得到：tpd（SDRAM）＝tpd（DATASHEET）＋【B0(Qn)－C0（Qn）】－【B0（CLK）－C0(CLK)】【B0(Qn)－C0（Qn）】和【B0（CLK）－C0(CLK)】测试负载偏差。由图7可以也看出测试负载偏差，DATASHEETtpd与实际SDRAM管脚上的tpd直接的关系。光电通讯网www.oecomm.cpm丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-1光电通讯网www.oecomm.com丰富的开发资源，丰富的技术交流，硬件设计者的网上家园图73.3管脚之间的变化对于任何给定的管脚Qn，C0的值是常数。但器件封装上不同管脚C0（Qn）可能不同。这种管脚间的不一致通常很小，但需要精确计算时序时必须考虑这个因素。对于粗略的计算，可以使用所有Qn的平均值C0，而精确计算时就要对不同管脚使用不同的C0（Qn）。对于每个管脚，接DATASHEET中给出的测试负载可以计算出C0。你可以通过简单的设置利用IBIS仿真的到C0具体的值。每个管脚IBIS文件提供的输入输出特性都有3中情况：弱，强和标准。你必须至少进行2次独立的IBIS仿真，一次弱的，一次强的。这两次仿真可以给出最坏的情况。t0到C0点的延迟跟DATASHEET中的参考电压有关系。下一章将会讨论参考电压的问题。4参考电压控制和数据信号在时钟的上升沿被锁存。问题是锁存到底是在VIL和VIH之间的哪个位置进行的。这没有确切答案。相似的器件因为工艺的不同也会有差异。为保证参数为常量，在DATASHEET中给出的参考电压显示了信号在测试系统中是怎么样被测量的。这个参考电压被作为计算参数的起始点，比如建立和保持时间。比如，DATASHEET提供的tpd（clk－data）＝3ns，这表示时钟穿过Vref和数据穿过Vref时间差为3ns（图3）。一些IBIS包只计算从BUFFER打开到当器件到达有效逻辑电平（VIL或VHL）的时间。使用这些时间，和DATASHEET提供的Vref，可以通过插值运算得出从BUFFER打开到达到Vref的时间。图8显示了如何计算。图8光电通讯网www.oecomm.cpm丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-1光电通讯网www.oecomm.com丰富的开发资源，丰富的技术交流，硬件设计者的网上家园如DATASHEET中规定的，时序分析arecalculatedbasedoffo