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装订线内不要答题北京大学信息学院考试试卷考试科目：数字集成电路原理考试时间姓名：学号：题号一二三四五六七八九十总分分数阅卷人考场纪律1．请持学生证入场考试，并按指定座位就座；除必要的文具和教师指定的用具用书外，其他所有物品包括手机、呼机、MP3、电子词典、书籍、笔记、纸张等严禁带入座位，必须放在指定位置。凡有试题印制问题请向监考教师提出，不得向其他考生询问。2．认真、诚实、独立并在规定时间内完成答卷，严禁任何形式的违纪作弊行为；否则，本答卷成绩以0分记，并根据《北京大学本科考试工作与学术规范条例》给予纪律处分。3．提前交卷的考生不要在考场逗留，不要在门口、窗外大声喧哗。考试结束时间到，请停止答卷，在座位等候监考教师收卷并清点完毕，方可离开考场；考题和试卷不得带出考场。以下为答题纸，共6页一、填空1、（4分）CMOS逻辑电路中NMOS管是（增强）型，PMOS管是（增强）型；NMOS管的体端接（地），PMOS管的体端接（VDD）。12、（8分）CMOS逻辑电路的功耗由3部分组成，分别是（动态功耗）、（开关过程中的短路功耗）和（静态功耗）；增大器件的阈值电压有利于减小（短路功耗和静态）功耗。3、（6分）饱和负载NMOS反相器的3个主要缺点是：（输出高电平有阈值损失）,(输出低电平不是0，与比例因子Kr相关),(输出低电平时有静态功耗)。4、（3分）三态输出电路的3种输出状态是：（高电平），（低电平）和（高阻态）。二、（12分）画出实现ABCDCBAY+++=)(的静态CMOS电路，如果所有MOS管的导电因子都是K,分析几个输入同步变化的等效反相器的导电因子（KNeff和KPeff），在什么输入状态下电路有最小的低电平噪声容限。Kneff=1/(1/3k+1/k)+k/3=3k/4+k/3=（13/12）K;Kpeff=1/(1/3k+1/k)+k/3=（13/12）K;当D=1，A、B、C同步变化时，上拉通路3个串联的PMOS管起作用，下拉支路所有NMOS都起作用，Kneff最大，Kpeff最小，传输特性曲线在最左边。2三、（12分）分析下面2个电路的逻辑功能，若所有输入高电平都是5V、输入低电平都是0V，电源电压是5V，所有MOS管的阈值电压绝对值都是0.8V，分析2个电路的输出高、低电平和主要优缺点。（1）（2）电路1）⎩⎨⎧=======+=VBAVBAVolBAABY2.4Voh15Voh0,0,时，时，，电路2）BABABAABY+=++=，低电平0V，高电平4.2V电路1）结构简单，节省面积，逻辑电平与输入状态相关，驱动能力差，噪声容限小。电路2）结构规整，逻辑灵活，改变输入信号可以实现对AB的多种操作，输出高电平有阈值损失，驱动能力差，噪声容限小。装订线内不要答题四、（10分）写出下图电路的逻辑表达式，推导输出高、低电平，已知,VDD=5V,VTN=-VTP=1V。3解：这是类PMOS电路，BAY+=。输出高电平的时候有直流通路，高电平决定于KPeff和KN。输出高电平时，PMOS在线性区，NMOS在饱和区。KPeff[(0-VDD-VTP)2-(0-Vout-VTP)2]=KN(VDD-VTN)2代值，化简得：||3216TPrOHoutVKVV+−==若要求VOH足够大，则要求1632Kr，即Kr1/2。输出低电平VOL=0。五、（10分）画出ECL电路的电流开关部分的电路图，简单说明为什么2个集电极电阻取不同值。因为2ILIHBBVVV+=，当Vin是低电平Vil时，T1截止，T2导通，有电流流过Rc2，使Vc2=Vcc–Ie2Rc2，Vc1=Vcc。当Vin是高电平时，T1导通，T2截止Vc1=Vcc–Ie1Rc1，Vc2=Vcc，由于Vbb和Vih不同，T1导通和T2导通时电流不同，为了使输出低电平相同，应使Vcc–Ie1Rc1=Vcc–Ie2Rc2，因此1221EEccIIRR=两个集电极电阻不同。4装订线内不要答题六、（20分）如图电路实现什么功能；如果所有MOS管取相同尺寸，W=4μm，L=0.8μm，Cox=2×10-7F/cm2，电源电压是5V，所有MOS管阈值电压的绝对值都是0.8V，μn=2μp=600cm2/Vs，每个MOS管的源或漏pn结的平均结电容近似是栅电容的0.4倍，（1）根据给定的输入波形，画出V1和Vout波形，标出转变点的电平值，不考虑延迟时间；（2）计算时钟频率的上限（rrff//1tt.8ττ==）。解：Vout=A(B+C)(1)因为Φ=0时，当A，B是高电平时，C1和C2都充电到高电平。当Φ=1时，C为高电平使C2放电到0。而因为A是低电平，V1保持预充的高电平5V。当A变高，C变低后，引起电荷分享，使V1下降，V1由下面两种情况中高的电平决定：)(211TNDDDDVVCCVV−−=……………①51211CCVVDD+=………………………………②由①得：V1=3.2V由②得：V1=3.5V所以电荷分享后V1的高电平下降为3.5V。该电平送入CMOS反相器，使MP2饱和导通，MN1线性导通。有KN2[(V1-VTN)2-(V1-Vout-VTN)2]=KP2(V1-VDD-VTP)2忽略Vout2项，代值得：Vout=0.045V(2))(2121maxrfttf+=DDNeffffVKCt1118.18.1==τDDPDLrrVKCCt2228.18.1+==τ代值得：tr2=1.32×10-10s，fmax=2.5GHz七、（15分）如图是什么功能电路，如果要求输出在时钟上升边变化，标出每个传输门的时钟信号ck；根据给出的输入波形画出输出波形（假定初始时输出是低电平）；利用这个电路实现T触发器功能（T=1输出翻转，T=0输出保持），如何增加控制电路，画出实现的逻辑图。6解：输出波形加入控制电路如下得到T触发器实现逻辑：outoutoutoutoutVTTVVVQQTQTV+==+=7