集成抗ESD二极管的SOILIGBTLDMOS

集成抗ESD二极管的SOILIGBT/LDMOS器件结构及其制作方法初探1汪沁1，张海鹏2，孙玲玲3，高明煜2，李文钧3，吕幼华2，刘国华2，汪洁2（1.浙江万里学院计算机科学与信息学院，宁波，中国，315100；2.杭州电子科技大学电子信息学院，杭州，中国，310018；3.杭州电子科技大学电子信息学院ICCAD研究所，杭州，中国，310018）摘要：为探索与国内VLSI制造工艺兼容的新型SOILIGBT/LDMOS器件与PIC的设计理论和工艺实现方法，首次提出含有抗ESD二极管的集成SOILIGBT/LDMOS器件截面结构和版图结构，并根据器件结构给出了阻性负载时器件的大信号等效电路。接着探讨了该结构器件的VLSI工艺实现方法，设计了工艺流程。然后讨论了设计抗ESD二极管相关参数所需考虑的主要因素，最后，给出了结构实现的工艺控制要求。关键词：ESD；SOI；LIGBT/LDMOS；器件结构；工艺；PIC；VLSI1.引言1985年以来，高频功率半导体器件和它们的集成电路(PIC)已占国际功率半导体产业总产值的3/4左右，仅其中的功率IC一项就占约45%的份额。该转变的主要原因是，这些器件或IC能以更高频率工作，从而更节能、节材，能大幅减小设备体积和重量。尤其是基于绝缘层上硅(SOI)横向IGBT/横向双扩散（或者双注入）金属氧化物半导体场效应管(LIGBT/LDMOS)的高集成度单片功率系统(PSOC)，它能把传感器、信号处理电路、接口电路、功率器件和驱动控制电路等集成在单个SOI芯片上，使其具有按照负载要求精密调节输出和按照过热、过压、过流、抗静电(ESD)等情况进行自我保护的智能功能，其优越性不言而喻。国际专家把它的发展喻为第二次电子学革命[1]。目前，我国已经掌握了部分IGBT器件的核心设计和制造技术，由于IGBT制造工艺水平和材料制造水平还与国外有很大差距，器件性能不够理想，生产线因故闲置，以至于国内市场使用的IGBT器件绝大部分仍需依靠国外进口[2]。然而，我国集成电路制造水平已经达到0.18-0.9m，接近国际先进水平。以上海新傲公司为首的企业和科研机构，开展新型的集成电路基础材料—SOI材料研究，制造和销售SOI圆片材料，使我国成为国际上少数SOI圆片生产国之一。2002年7月，新傲公司开始生产4-6英寸注氧隔离SOI圆片，经中美两国技术检测，性能指标达到国际先进水平，已批量投放市场[3]。SOI技术以其理想的全介质隔离性能、相对简单的隔离工艺，显著减弱的寄生效应、速度高，功耗低、耐高温运行，便于多器件、高密度、小型化和三维智能功率集成，且与互补金属-氧化物-半导体(CMOS)超大规模集成电路(VLSI)制造工艺兼容而倍受瞩目。因此，我们试图探索与国内VLSI制造工艺兼容的新型SOILIGBT/LDMOS器件与PIC的设计理论和工艺实现方法。有关具有抗ESD的SOILIGBT/LDMOS器件的研究至今未见报道。所以首先研究了集成抗ESD二极管的SOILIGBT/LDMOS器件单元版图结构和截面结构、阻性负载时器件的大信号等效电路、器件的工艺实现方法、部分关键结构的设计考虑与工艺控制要求等。2.集成抗ESD二极管的SOILIGBT/LDMOS器件单元结构SOILIGBT/LDMOS器件含有MOS结构，在封装、运输、装配及使用过程中容易引起千伏以上的高压静电。如果没有钳位二极管保护，由于栅氧化层很薄而易被这种高压静电击穿造成器件永久失效。这种由于高压静电引起栅击穿所造成的器件永久失效称为静电损伤(ESD)。此外，与SOILDMOS器件相比，如果没有栅极抗ESD二极管保护，由于通态时SOILIGBT阳极向漂移区注入1国家自然科学基金资助(批准号：60306003)的大量少数载流子在器件关断过程中改变了器件内部的电势分布，引起控制栅区域电场集中，容易导致SOILIGBT器件过早失效[4]。目前，商业化的SOILIGBT/LDMOS器件在使用中需要外接分立稳压二极管加以保护，增加了体积、重量和成本。进一步研究发现，为了改善SOILIGBT器件栅极抗ESD特性，可以在器件的源/体引出区远离源掺杂区一侧增加一个与源区掺杂类型相同的区域，并将该区域的电极引出金属与多晶硅栅极相连，就可以实现集成栅极抗静电损伤二极管的SOILIGBT/LDMOS器件结构，而且不需要增加任何工艺步骤，只是稍微增加了版图设计复杂度，器件单元结构示意如图1所示。其中，为了便于显示，在(a)版图结构示意图(b)截面结构示意图图1集成栅极抗ESD二极管的SOILIGBT/LDMOS器件单元结构示意图图1(a)中未给出与图1(b)相对应的场氧层(fieldoxide)和源/漏区金属层(Metal)的结构版图示意，但是给出了集成栅极抗ESD二极管阴极引出金属及其与多晶硅栅极之间的互连结构版图示意，见图1(a)左侧两个通孔(via)及其金属互连结构。此外，在图1(a)中还给出了器件单元之间的沟槽隔离氧化层(STI/DTIoxide)结构版图示意。如果将阳极区的p、p+掺杂区域代之以n+掺杂，就可以得到相应的SOILDMOS器件。这种集成栅极抗ESD二极管的SOILIGBT/LDMOS器件在阻性负载情况下的大信号简化等效电路如图2所示。其中，M是由n+源区、p-well体区、poly栅区和n--drift漏区构成的NMOSFET，T是由p-well集电区、n--drift+n-buffer基区和p+发射区构成的PNP型双极结型晶体管(BJT)，DESD(a)LIGBT(b)LDMOS图2集成栅极抗ESD二极管的SOILIGBT/LDMOS器件在阻性负载情况下的大信号简化等效电路是集成栅极抗ESD二极管，DWS是p-well和n+源区pn结二极管，CBOX是隐埋氧化层寄生电容，RS是源端p+区及其欧姆接触电阻，RWS是p-well区横向电阻，Rdb是T的基区等效电阻，Rbf是T的基区到n+阳极短路点之间的横向等效电阻，RL是负载电阻，Ddb是LDMOS的p-well和n—drift之间的寄生二极管，Rd是LDMOS的漏极寄生电阻，Rdm是漂移区电导调制电阻，Rdv是漂移区纵向电阻。3.集成抗ESD二极管的SOILIGBT/LDMOS器件工艺实现方法根据图1所示集成栅极抗ESD二极管的SOILIGBT/LDMOS器件单元结构，设计其工艺实现方法与流程如图3所示。其中，DTI工艺与STI有些类似，有关STI工艺详见文献[5]，有关局部氧化隔离(LOCOS)工艺详见文献[6]。利用沟槽隔离工艺形成相互隔离的硅岛，每个硅岛分别用于制作SOILIGBT/LDMOS器件或其驱动控制电路。LOCOS工艺用来形成硅岛中的场氧层，也可以图3集成抗ESD二极管的SOILIGBT/LDMOS器件结构工艺流程图考虑采用STI工艺来实现。4.集成抗ESD二极管结构的设计考虑根据pn结二极管反向击穿原理，对于单边突变n+p结，其击穿电压近似由下式决定，ACrrDqNEBV220(1)式中，9.11r是硅的介电常数，mFe12854.80是真空介电常数，Ceq19602.1是电子电荷量，当低掺杂一侧的掺杂浓度33175,161cmecmeNA范围时，硅的临界雪崩击穿电场强度为cmVeECr584。通过调整NA可以改变BVD，如图3所示。对于线性缓变pn结，其击穿电压近似由下式决定，jrCrDqEBV023423(2)由式可见，通过降低线性缓变pn结掺杂浓度梯度降低最大电场强度Em，从而可以提高其击穿电压。而在条件相似情况下，硅双边突变pn结的击穿电压明显高于硅单边突变pn结的击穿电压，这是因为pn结耗尽区的电场分布变稀疏引起最大电场强度Em降低所致。图3硅单边突变pn结击穿电压与低掺杂侧掺杂浓度的关系抗ESD二极管的n+区与p-well欧姆接触区的版图间距主要由这样几部分距离决定：(1)抗ESD二极管的横向最大耗尽层宽度；(2)抗ESD二极管n+区的横向注入结深；(3)p-well欧姆接触区的横向注入结深；(4)工艺控制裕量。抗ESD二极管的n+区面积主要根据击穿瞬间放电电流、击穿瞬间散热和工艺控制裕量要求进行计算。根据SOILIGBT/LDMOS器件版图结构的不同，一个抗ESD二极管单元可能为相邻两个或多个SOILIGBT/LDMOS器件单元所共用，所以进行抗ESD二极管的n+区面积设计时需要考虑共用SOILIGBT/LDMOS器件单元的总体要求。而且，当一个抗ESD二极管单元可能为相邻两个晶圆制备三次氧化三次光刻n-buffer掺杂去除氧化层LOCOS栅氧化淀积多晶硅多晶硅反刻p/p-well掺杂六次光刻七次光刻n+掺杂八次光刻p+掺杂九次光刻金属淀积金属反刻DTI/STI钝化/后道或多个SOILIGBT/LDMOS器件单元所共用时，版图设计的结果将与图1所示的结构有明显不同，处于边界的器件单元则差别不大。5.集成抗ESD二极管结构的工艺控制要求在MOS型半导体器件和集成电路制作中，栅氧化层绝大多数采用高质量热氧化SiO2，其临界击穿电场强度接近1e7V/cm，即1V/nm。因此，对于常用的25～40nm厚栅氧化层，其耐压约在25～40V之间。为了便于智能化功率集成，当器件处于工作状态时，栅极驱动电压一般取5V。那么，为了确保SOILIGBT器件不受ESD且能在有一定干扰情况下正常工作，要求抗ESD二极管的耐压至少是栅极驱动电压的2倍以上，即大于10V。如果采用单边突变结，考虑到工艺控制裕量，根据式(1)可以推算出p-well的掺杂浓度不宜高于1.3e17cm-3。为了改善SOILIGBT器件抗可控硅闩锁效应能力，必须尽可能减小p-well的横向电阻，这要求p-well的掺杂浓度尽可能高。为解决这一矛盾，我们提出首先利用离子注入的通道效应，对p-well进行离子注入掺杂时在掺杂窗口的中心区域一定范围内加大深注入杂质离子剂量；然后在退火推进过程中令杂质离子在一定范围内再分布，这样可以在几乎不影响p-well表面掺杂浓度的情况下适当提高p-well内部的掺杂浓度，从而既可以保证抗ESD二极管的耐压、MOS管的阈值电压和SOILIGBT器件的阻断耐压要求，又可以改善SOILIGBT器件抗闩锁能力。此外，在抗ESD二极管的n+区掺杂时，可以考虑采用氧化层掩膜注入形成杂质的缓变分布，这样就可以获得非突变pn结，从而可以降低对p-well表面掺杂浓度的要求，即p-well表面掺杂浓度可以比突变结时高一些，因此也可以缓解这一矛盾。不过这样会令工艺复杂性稍有增加。6.结束语集成栅极抗ESD二极管的SOILIGBT/LDMOS器件结构实现、性能实现与设计复杂度约束、工艺复杂度约束、SOILIGBT器件其他性能的实现和芯片面积成本约束之间存在一定的矛盾关系。为了实现良好的性能，且不显著增加器件实现成本，非常有必要进一步细致和深入研究，并进行必要的仿真和实验。非常欢迎感兴趣的专家和学者给予指导、支持和帮助，或者合作研究。参考文献[1]中国科学技术信息研究所[EB/OL].电力电子学会:功率半导体领域关键名词需要标准化.=1820717,2004.11.23[2]中国电工技术学会[M].《电工高新技术丛书》(第6分册)，北京：机械工业出版社：1－11，2000年4月。[3]中国科学院办公厅[EB/OL].新傲公司推进我国SOI新硅材料跳跃式发展.中国科学院知识创新工程试点工作简报，2003.4.9[4]D.M.Garner,EUdrea,G.Ensell,etal[C].FailuremechanismsofSOIhigh-voltageLIGBTsandLDMOSesunderunclampedinductiveswitching.IEEEISPSD’2001:335-338[5]王新柱，徐秋霞，钱鹤等[J]。深亚微米隔离技术——STI工艺。半导