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AMBAAXI协议V1.0规范1．介绍本章讲述了AXI协议的架构，以及协议定义的基本事物。包含以下章节：关于AXI协议架构基本事物附加特征1.1关于AXI协议AMBAAXI协议的目标是高性能、高频的系统设计，其包含了包含了若干特性，使其能够适应一个高速的亚微互联。最新的AMBA接口的目标是：适合高带宽和低延迟的设计提供高频操作，无需使用复杂的桥满足各种组件的接口要求适合具有高初始延迟的存储控制器为互连架构实现提供灵活性向后兼容现有AHB和APB接口AXI协议的关键特征有：分离的地址/控制和数据相位使用字节选通的方式实现非对齐传输采用基于突发的传输，主机只提供起始地址分离的读写数据通道，提供低成本的DMA访问支持发送多个outstanding地址(注：outstanding是指，地址和数据传输并没有严格的先后要求，即在处理两个不同的transaction时可以不必等待一个transaction处理完之后再处理另一个，大大提高系统处理效率)支持乱序(out-of-ordertransaction)传输(注：out-of-order是指，数据传输时可以根据不同ID而对顺序没有要求，但是相同ID的transaction必须按顺序传输。所以重要的是通过ID来区分，而outstanding则与ID无关)易于通过添加寄存器达到时序收敛AXI协议包含了可选的扩展，该扩展覆盖了用于低功耗操作的信号。1.2架构AXI协议是基于突发的。每个事物在地址通道上都具有地址和控制信息，来描述要传输的数据特性。在主机和从机之间传输的数据，使用一个到从机的写数据通道，或一个到主机的读地址通道。在写事物中，所有数据流是从主机到从机的，AXI协议有一个附加的写响应通道，可以让从机通知主机写事物完成。AXI协议允许：允许在实际数据传输之前发送地址信息支持多个outstanding传输支持乱序(out-of-order)传输图A1-1展示了一个读传输是如何使用读地址和读数据通道的。读地址通道读数据通道图1-1读通道结构图1-2展示了展示了一个写传输是如何使用写地址、写数据以及写响应通道的。图1-2写通道结构1.2.1通道定义每个独立的通道都包含一组信号，并使用一个双向的VALID和READY握手机制。源设备使用VALID信号来表示通道上的地址、数据或控制信息何时有效。目的设备使用READY信号来表示其何时可以接收信息。读数据通道和写数据通道都包含一个LAST信号来表示一个事物中最后一个数据项的传输何时发生。读和写地址通道读和写事物都各自有自己的地址通道。地址通道用于传送一次传输所需的所有地址和控制信息。AXI协议支持以下机制：长度可变的突发，每个突发中的数据传输个数可以从1到16个突发中一个传输的大小可以是8-1024bits回环，增量或固定长度突发主机接口从机接口地址和控制读数据读数据读数据读数据主机接口从机接口地址和控制写数据写数据写数据写数据写响应写地址通道写数据通道写响应通道使用独占或锁定访问的原子操作系统级高速缓存和缓存控制安全和特权访问读数据通道读数据通道用于从从机向主机返回读数据和任何读响应信息。读数据通道包含：数据总线，宽度可以是8，16，32，64，128，256，512或1024bits一个表示读事物完成状态的读响应信号写数据通道写数据通道用于从主机向从机传输写数据，包括：数据总线，宽度可以是8，16，32，64，128，256，512或1024bits每8bits数据一个字节选通信号，用来表示数据的哪个字节有效写数据通道的信息通常是被缓存的，以便主机在没有得到从机前一次写事物确认的情况下可以执行新的写事物。写响应通道从机使用写响应通道来响应写传输。所有写传输都要求在写响应通道上返回完成信号。对每个突发，完成信号只产生一次，而不是突发中每个单个的数据传输都回产生一次完成信号。1.2.2接口和互联一个典型的系统由通过某种互联方式连接到一起的若干个主机和从机组成，如图1-3所示。图1-3接口和互联AXI协议提供了一个单一的接口定义来描述接口：在主机和interconnect之间在从机和interconnect之间在主机和从机之间该接口的定义支持多种不同interconnect的开发。设备之间的interconnect等效于具有对称的主机和从机端口的一种设备，这种设备可以用来连接真实的主机和从机设备。大多数系统使用以下三种中的一种interconnect拓扑：共用地址和数据总线共用地址总线和多个数据总线具有多个地址和数据总线的多层结构在大多数系统中，地址通道的带宽要求小于数据通道。这种系统通过多个数据总线共用一个地址总线以便可进行并行数据传输，以此，可以在系统的性能和interconnect复杂性之间达到很好的平衡。1.2.3寄存器片每个AXI通道只在一个方向上传送信息，并且在各种通道之间不要求有固定的关系。这点很重要，因为这可以在任何通道中插入一个寄存器片。这使得在延迟周期和操作的最大频率之间权衡变得可能。也可以在一个给定互联中的几乎任何点上使用一个寄存器片。这有利于处理器和高性能memory之间直接、快速的连接，但是使用简单的registerslice可以分离较长的路径给低性能外设1.3基本事物本章节给出了基本的AXI协议事物的例子。每个例子展示了VALID和READY握手机制。地址信息和数据的传输都发生在当VALID和READY信号都为高时。提供的例子如下：读突发例子重叠的读突发例子写突发例子本章节也描述了事物排序。1.3.1读突发例子图1-4展示了有4个传输的一个读突发的例子。在这个例子中，主机驱动地址，从机在一个周期后接收地址。注意：主机也会驱动一组控制信号来标示突发长度和类型，但为了简化，该图中省略了这些信号。在地址出现在地址总线上之后，读数据通道上发生数据传输。从机保持VALID信号为低，直到读数据有效。在突发中最后一个数据传输，从机断言RLAST信号来表示最后一个数据项已被传输。图1-4读突发1.3.2重叠的读突发例子图1-5展示了从机在接收完第一个地址之后，主机怎样可以驱动另外一个地址。这可以使从机在完成第一突发的同时，并行地处理第二个突发中的数据。图1-5重叠的读突发1.3.3写突发例子图1-6展示了一个写突发。当主机在写地址通道上发送了一个地址和控制信息时，突发过程开始。之后，主机通过写数据通道发送每个写数据。当主机发送最后一个数据时，WLAST信号拉高。当从机接收完所有的数据之后，会驱动一个写响应给主机来表示写事物完成。图1-6写突发1.3.4事物排序AXI协议允许完成乱序事物。每个通过接口的事物都会给出一个IDtag。协议要求相同IDtag的事物要按顺序完成，但是不同IDtags的事物可以乱序完成。乱序事物可以以两种方式来提高系统的性能：互联可以允许后发送的、被快速响应从机接收的事物，先于先前发送给较慢从机的事物完成。复杂的从机可以乱序返回读数据。例如，在先访问的数据准备好之前，一个后访问的数据项可能已经可以在一个内部缓存中得到了如果一个主机要求事物按照其被发送的顺序来完成，则这些事物必须具有相同的IDtag。但是，如果主机不要求按顺序完成事物，则主机可以使用不同的IDtags来发送事物，并允许事物按任何顺序完成。在一个多主机的系统中，互联负责将额外信息附加到IDtag，以保证来自所有主机的IDtags都是唯一的。IDtag类似于一个主机号，但被扩展了——每个主机可以通过提供一个IDtag来表示虚拟主机号，以此来在同一个端口中实现多个虚拟主机。尽管复杂的设备可以使用乱序组件，而简单的设备不要求使用。简单的主机可以用相同的IDtag来发送每个事物，简单的从机可以按顺序响应每个事物，而不用考虑IDtag。1.4附加特征AXI协议也支持以下附加的特征：突发类型AXI协议支持三种突发类型，适用于：正常memory访问回环高速缓存线(wrappingcacheline)突发访问外设FIFO位置的流数据参见第4章地址选项。系统高速缓存支持(Systemcachesupport)AXI协议的高速缓存支持信号允许一个主机向系统级高速缓存提供一个事物的可缓存、可高速缓存，以及可分配的属性。参见高速缓存支持。保护单元支持为了允许特权和安全访问，AXI协议提供了三种级别的保护单元支持。参见保护单元支持。原子操作AXI协议为独占访问和锁定访问定义了一种机制。参见第6章原子访问。错误支持AXI协议为地址解码错误和从机产生的错误提供了错误支持。参见第7章响应信号。非对齐地址为了增强一个突发中初始访问的性能，AXI协议支持非对齐的突发起始地址。参见第10章非对齐传输。2．信号描述本章定义了AXI的信号。尽管总线宽度和事物ID宽度是开发确定的，但本章的表中展示了一个32-bit数据总线，一个4-bit写数据选通，以及4-bit的ID字段。本章包含以下章节：全局信号写地址通道信号写数据通道信号写响应通道信号读地址通道信号读数据通道信号低功耗接口信号2.1全局信号表2-1列出了全局的AXI信号。表2-1全局信号信号源描述ACLK时钟源全局时钟信号。所有信号都在全局时钟的上升沿采样。ARESETnReset源全局复位信号，低有效，参见A3-Reset2.2写地址通道信号表2-2列出了AXI写地址通道信号。表2-2写地址通道信号信号源描述AWID[3:0]主机写地址ID。该信号为写地址组信号的IDtag。AWADDR[31:0]主机写地址。在一个写突发事物中，写地址总线给出了第一个传输的地址。相应的控制信号用来决定突发中剩余传输的地址。AWLEN[3:0]主机突发长度。突发长度给出了一个突发中准确的传输个数。该信息决定了与地址相对应的数据传送次数。参见表4-1。AWSIZE[2:0]主机突发大小。该信号表示突发中每个传输的大小。字节选通表示更新哪个字节通道。参见表4-2。AWBURST[1:0]主机突发类型。突发类型和突发大小决定了突发中每个传输的地址是怎么计算的。参见表4-3。AWLOCK[1:0]主机锁定类型。该信号为传输的原子特性提供了附加的信息。参见表6-1。AWCACHE[3:0]主机cache类型。该信号表示事物的可缓存、可高速缓存、write-through、write-back、以及分配属性。参见表5-1。AWPROT[2:0]主机保护类型。该信号表示事物的正常、特权或安全保护级别，以及事物是一个数据访问还是指令访问。参见保护单元支持。AWVALID主机写地址有效。该信号表示有效写地址和控制信息准备好：1=地址和控制信息有效0=地址和控制信息无效该信号保持稳定，直到地址确认信号AWREADY拉高AWREADY从机写地址准备好。该信号表示从机准备好接收地址和相应的控制信号。1=从机准备好0=从机没有准备好2.3写数据通道信号表2-3列出了AXI写数据通道信号。表2-3写数据通道信号信号源描述WID[3:0]主机写IDtag。该信号为写数据传输的IDtag。WID值必须和写事物的AWID值相同。WDATA[31:0]主机写数据。写数据总线可以是8、16、32、64、128、256、512或1024bits宽WSTRB[3:0]主机写选通信号。该信号表示memory中哪个字节通道被更新。写数据总线的每8位具有一个写选通位。因此，WSTRB[n]对应WDATA[(8xn)+7:(8xn)]。WLAST主机最后一次写。该信号表示一个写突发中的最后一次传输。WVALID主机写有效。该信号表示写数据和选通信号有效：1=写数据和选通信号有效0=写数据和选通信号无效WREADY从机写准备好。该信号表示从机可以接收写数据：1=从机准备好0=从机没有准备好2.4写响应通道信号表2-4列出了AXI写响应通道信号。表2-4写响应通道信号信号源描述BID[3:0]从机响应IDtag。该信号是写响应的IDtag。BID值必须和从机响应的写事物的AWID值相同。BR