第6章CMOS集成电路制造工艺

第6章CMOS集成电路制造工艺第6章CMOS集成电路制造工艺6.1CMOS工艺6.2CMOS版图设计6.3封装技术3木版年画画稿刻版套色印刷4半导体芯片制作过程5硅片（wafer）的制作6掩模版（mask,reticle）的制作7外延衬底的制作8集成电路加工的基本操作1、形成薄膜（二氧化硅、多晶硅、金属等薄层）2、形成图形（器件和互连线）3、掺杂（调整器件特性）91、形成图形半导体加工过程：将设计者提供的集成电路版图图形复制到硅片上光刻与刻蚀：半导体加工水平决定于光刻和刻蚀所形成的线条宽度10光刻（photolithography）11曝光（exposure）12刻蚀（etch）13光刻的基本原理14正胶和负胶的差别152、薄膜形成：淀积162、薄膜形成：氧化173、掺杂：扩散和注入18从器件到电路：通孔19从器件到电路：互连线20从器件到电路：多层互连21从器件到电路：多层互连22从硅片到芯片：加工后端23从硅片到芯片：加工后端24从硅片到芯片：加工后端6.1CMOS工艺6.1.1基本工艺步骤6.1.2n阱CMOS工艺流程6.1.3硅基CMOS中的闩锁效应6.1.4先进的CMOS工艺6.1.1基本工艺步骤(1)氧化CMOS集成电路中SiO2层的主要作用：做MOS晶体管的栅绝缘介质；做杂质扩散和离子注入的掩蔽层和阻挡层；做MOS晶体管之间的隔离介质；做多晶硅、金属等互连层之间的绝缘介质；做芯片表面的钝化层。热氧化法：干氧、湿氧、干氧-湿氧-干氧交替氧化22222Si+OSiOSi+2HOSiO+2H6.1.1基本工艺步骤(2)淀积通过物理或化学的方法把另一种物质淀积在硅片表面形成薄膜(低温)。物理气相淀积(PhysicalVaporDeposition，PVD)蒸发溅射化学气相淀积(ChemicalVaporDeposition，CVD)6.1.1基本工艺步骤(3)光刻和刻蚀把掩膜版上的图形转移到硅片。①生长一层SiO2薄膜；②在硅表面均匀涂抹一层光刻胶(以负胶为例)；③盖上掩膜版进行光照，使掩膜版上亮的(Clear)区域对应的光刻胶被曝光，而掩膜版上暗的(Dark)区域对应的光刻胶不能被曝光。6.1.1基本工艺步骤(3)光刻和刻蚀④把未被曝光的胶去掉，显影后掩膜版上的图形转移到光刻胶上；⑤采用湿法刻蚀或干法刻蚀去除没有光刻胶保护的SiO2；⑥去除残留在硅片上的所有光刻胶，完成版图图形到硅片图形的转移。6.1.1基本工艺步骤(3)光刻和刻蚀光刻胶负胶：曝光前可溶于某种溶液而曝光后变为不可溶；正胶：曝光前不溶于某种溶液而曝光后变为可溶；通常正胶的分辨率高于负胶。6.1.1基本工艺步骤(4)扩散和离子注入在硅衬底中掺入杂质原子，以改变半导体电学性质，形成pn结、电阻、欧姆接触等结构。扩散：杂质原子在高温下克服阻力进入半导体，并缓慢运动。替位式扩散、间隙式扩散离子注入：将具有很高能量的带电杂质离子射入硅衬底中。需高温退火6.1CMOS工艺6.1.1基本工艺步骤6.1.2n阱CMOS工艺流程6.1.3硅基CMOS中的闩锁效应6.1.4先进的CMOS工艺6.1.2n阱CMOS工艺流程两种器件需要两种导电类型的衬底。在n型衬底上形成p阱，把NMOS管做在p阱里；或在p型衬底上形成n阱，把PMOS管做在n阱里。6.1.2n阱CMOS工艺流程①准备硅片材料p型100晶向硅片②形成n阱热氧化，形成掩蔽层光刻和刻蚀，开出n阱区窗口离子注入并高温退火，形成n阱6.1.2n阱CMOS工艺流程③场区隔离局部氧化(LocalOxidationofSilicon，LOCOS)工艺利用有源区掩膜版进行光刻和刻蚀，露出场区场区注入去除光刻胶，场区热生长一层厚的氧化层去除有源区上的保护层场区和有源区的氧化层台阶降低，平整度提高。6.1.2n阱CMOS工艺流程④形成多晶硅栅热氧化生长栅氧化层→CVD淀积多晶硅并离子注入→光刻和刻蚀⑤源漏区n+/p+注入利用同一n+掩膜版，采用负胶和正胶进行两次光刻和刻蚀，分别进行n+注入和p+注入。6.1.2n阱CMOS工艺流程⑥形成接触孔CVD淀积绝缘层→光刻和刻蚀形成接触孔⑦形成金属互连淀积金属层→光刻和刻蚀形成金属互连6.1.2n阱CMOS工艺流程⑧形成钝化层淀积Si3N4或磷硅玻璃→光刻和刻蚀，形成钝化图形铝栅工艺：源(或漏)区与栅之间形成缺口，无法形成连续的沟道。硅栅工艺：“自对准”6.1CMOS工艺6.1.1基本工艺步骤6.1.2n阱CMOS工艺流程6.1.3硅基CMOS中的闩锁效应6.1.4先进的CMOS工艺6.1.3硅基CMOS中的闩锁效应寄生晶体管Q1、Q2，寄生电阻Rnw、Rsub构成等效电路Q1和Q2交叉耦合形成正反馈回路电流在Q1和Q2之间循环放大VDD和GND之间形成极大的电流，电源和地之间锁定在一个很低的电压(维持电压Vh)6.1.3硅基CMOS中的闩锁效应发生闩锁效应后VDD和GND之间的电流-电压特性防止闩锁效应的方法：提高阱区和衬底掺杂浓度；加n+和p+保护环；采用p-外延工艺；采用SOI(SiliconOnInsulator)CMOS工艺。42体硅CMOS中的闩锁效应43闩锁效应:等效电路Q1Q2Q3Q4VoutVoutRwRs44防止闩锁效应的措施1.减小阱区和衬底的寄生电阻2.降低寄生双极晶体管的增益3.使衬底加反向偏压4.加保护环5.用外延衬底6.采用SOICMOS技术45抑制闩锁效应：1、减小寄生电阻2、降低寄生晶体管增益3、衬底加反向偏压464、保护环n阱p型衬底n+p+n+n+p+保护环VinVoutVDDVssp+p+n+475、外延衬底n阱p-外延层n+p+p+n+p型衬底n阱p型衬底n+p+n+n+p+保护环VinVoutVDDVssp+p+n+6.1CMOS工艺6.1.1基本工艺步骤6.1.2n阱CMOS工艺流程6.1.3硅基CMOS中的闩锁效应6.1.4先进的CMOS工艺49深亚微米CMOS结构和工艺50深亚微米CMOS工艺的主要改进浅沟槽隔离双阱工艺非均匀沟道掺杂n+/p+两种硅栅极浅的源漏延伸区硅化物自对准栅-源-漏结构多层铜互连511、浅沟槽隔离常规CMOS工艺中的LOCOS隔离的缺点表面有较大的不平整度鸟嘴使实际有源区面积减小高温氧化热应力也会对硅片造成损伤和变形浅沟槽隔离的优势占用的面积小，有利于提高集成密度不会形成鸟嘴用CVD淀积绝缘层从而减少了高温过程52浅沟槽隔离（STI）P型衬底P型衬底STI浅槽隔离P型衬底STI光刻胶氮化硅（a）（b）（c）（d）53STI抑制窄沟效应542、外延双阱工艺常规单阱CMOS工艺，阱区浓度较高，使阱内的器件有较大的衬偏系数和源、漏区pn结电容采用外延双阱工艺的好处由于外延层电阻率很高，可以分别根据NMOS和PMOS性能优化要求选择适当的n阱和p阱浓度做在阱内的器件可以减少受到α粒子辐射的影响外延衬底有助于抑制体硅CMOS中的寄生闩锁效应553沟道区的逆向掺杂和环绕掺杂结构沟道掺杂原子数的随机涨落引起器件阈值电压参数起伏，因此希望沟道表面低掺杂；体内需要高掺杂抑制穿通电流逆向掺杂技术利用纵向非均匀衬底掺杂，抑制短沟穿通电流环绕掺杂技术利用横向非均匀掺杂，在源漏区形成局部高掺杂区56逆向掺杂逆向掺杂杂质分布0.25um工艺100个NMOS器件阈值电压统计结果器件阈值分布的标准差减小57逆向掺杂：Delta沟道技术PMOS沟道区As离子注入NMOS注硼，硼的氧化增强扩散效应影响杂质分布Delta沟道技术可以获得较陡峭的纵向低－高掺杂分布58横向沟道工程：HALO掺杂结构横向高掺杂区可以抑制源漏pn结耗尽区向沟道内的扩展，减小短沟效应Halo结构可以利用大角度注入实现59横向沟道工程：POCKET掺杂结构604、n＋、p＋两种硅栅在CMOS电路中希望NMOS和PMOS的性能对称，这样有利于获得最佳电路性能使NMOS和PMOS性能对称很重要的一点是使它们的阈值电压绝对值基本相同在同样条件下，如果NMOS和PMOS都选用n+硅栅，则PMOS的负阈值电压绝对值要比NMOS的阈值电压大很多PMOS采用p＋硅栅减小其阈值电压的绝对值，从而获得和NMOS采用n＋硅栅对称的性能615、SDE结构减小源漏区结深有利于抑制短沟效应。问题：简单地减小源、漏区结深将使源、漏区寄生电阻增大造成MOS晶体管性能退化!解决办法：使用SDE结构，在沟道两端形成极浅的源、漏延伸区。62SDE结深减小趋势636、硅化物自对准结构在栅极两侧形成一定厚度的氧化硅或氮化硅侧墙，然后淀积难熔金属并和硅反应形成硅化物作用：减小多晶硅线和源、漏区的寄生电阻；减小金属连线与源、漏区引线孔的接触电阻硅化物硅化物多晶硅RCRSERsilicide硅化物同时淀积在栅电极上和暴露的源、漏区上，因此是自对准结构647、铜互连铜比铝的电阻率低40％左右。用铜互连代替铝互连可以显著减小互连线的寄生电阻从而减小互连线的RC延迟铜易于扩散到硅中，会影响器件性能；铜还会对加工设备造成污染，因此铜互连不能用常规的淀积和干法刻蚀方法形成铜互连技术特点：显著减小互连线的寄生电阻与低k介质材料结合减小寄生电容，提高电路性能需要特殊的工艺技术：“镶嵌”（大马士革）技术和化学机械抛光技术65常规互连和镶嵌工艺比较氧化层光刻胶金属66采用铜互连可以减少连线层数67先进深亚微米CMOS工艺过程氮化硅氧化硅p型衬底（a）光刻胶光刻胶二氧化硅氮化硅p型衬底（b）CVD二氧化硅氮化硅P型衬底（c）p型衬底(d)浅沟槽隔离浅沟槽隔离浅沟槽隔离p型衬底(e)n阱p阱浅沟槽隔离浅沟槽隔离浅沟槽隔离p型衬底p型掺杂n型掺杂多晶硅栅氧化层(f)n阱p阱浅沟槽隔离浅沟槽隔离浅沟槽隔离68先进深亚微米CMOS工艺过程（续）浅沟槽隔离浅沟槽隔离浅沟槽隔离p型衬底p型掺杂n型掺杂n+多晶硅(h)p+多晶硅n+n+p+p+n阱p阱p型衬底p型掺杂n型掺杂硅化物硅化物(j)浅沟槽隔离浅沟槽隔离浅沟槽隔离n+n+p+p+p型衬底p型掺杂n型掺杂(i)浅沟槽隔离浅沟槽隔离浅沟槽隔离n+n+p+p+n阱p阱n阱p阱p型衬底p型掺杂n型掺杂光刻胶光刻胶(g)n阱p阱浅沟槽隔离浅沟槽隔离浅沟槽隔离6990nmCMOS技术平台的主要指标参数一般器件低功耗器件低阈值常规阈值低阈值常规阈值电源电压VDD(V)1.01.01.21.2LG≤70≤90Tox(nm)1.62.1NMOSIon(uA/um)640520540415NMOSIoff(nA/um)1010.40.01NMOSJG(A/cm2)20.005PMOSIon(uA/um)280215250170PMOSIoff(nA/um)1010.40.01PMOSJG(A/cm2)10.002第6章CMOS集成电路制造工艺6.1CMOS工艺6.2CMOS版图设计6.3SOI工艺71违背版图设计规则的结果(a)设计的版图(b)加工误差造成器件失效6.2CMOS版图设计版图设计规则代表了一种容差要求，这种容差要求可保证最高的成品率。(1)以λ为单位的设计规则版图设计中各种几何尺寸限制约定为λ的倍数；根据不同的工艺分辨率，给出相容的λ值；版图设计可以独立于工艺和实际尺寸。图形层次设计规则内容几何尺寸要求n阱NW1－最小宽度10λNW2.1－等电位n阱最小间距6λNW2.2－不等电位n阱最小间距9λ有源区AA1－最小宽度3λAA2－最小间距3λAA3－n阱内p+有源区到n阱边界最小间距5λAA4－n阱外n+有源区与n阱最小间距5λ6.2CMOS版图设计(1)以λ为单位的设计规则图形层次设计规则内容几何尺寸要求多晶硅GT1－最小宽度2λGT2－最小间距2λGT3－伸出有源区外的最小长度2λGT4－硅栅到有源区边界的最小距离3