组成试题集(设计题)

第1、2章07081A08091A08091B三.设计题运算器08091A1.试使用一位全加器FA及逻辑门，设计一个无溢出检测逻辑的四位行波进位补码加减法器，要求画出相应的的逻辑结构图，并计算最长延迟时间。解：无溢出检测逻辑时，最长延迟时间为：ta＝3T+3T+(4-1)·2T＋3T＝15T08091B1.基于实验设备(TDN-CM)，设计一个单总线运算器,要求画出该运算器的数据通路图（即实验原理图）。右图是一位全加器FA的逻辑电路图，其中与非门的延时为1T，异或门的为3T存储器07081A【例3】CPU的地址总线16根(A15—A0，A0为低位)，双向数据总线8根(D7—D0)，控制总线中与主存有关的信号有MREQ(允许访存，低电平有效)，R/W(高电平为读命令，低电平为写命令)。主存地址空间分配如下：0—8191为系统程序区，由只读存储芯片组成；8192—32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片：EPROM：8K×8位(控制端仅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3∶8译码器74LS138)与CPU的连接，说明选哪些存储器芯片，选多少片。6分主存地址空间分布如图所示。根据给定条件，选用EPROM：8K×8位芯片1片。SRAM：8K×8位芯片3片，2K×8位芯片1片。3∶8译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K×8位芯片还需加门电路译码。主存储器的组成与CPU连接逻辑图如图所示，详细框图请参看教材。图3.24主存储器组成与CPU的连接逻辑图习题7．某机器中，已知配有一个地址空间为0000H-3FFFH的ROM区域。现在用8K×8位RAM芯片形成40K×16位的RAM区域，起始地址为6000H。假设RAM芯片有CS和WE信号控制端。CPU的地址为总线为A15-A0，数据总线为D15-D0，控制信号为R/W（读/写），MREQ（访存），要求：（1）画出地址译码方案。（2）将ROM与RAM同CPU连接。解：主存地址空间分布为：0000-3FFF16KROM4000-5FFF8K空6000-FFFF40KRAM组成该储器所需芯片及扩展方式：16K×16位ROM（现有）0000-3FFF10片8K×8位RAM芯片6000-FFFF/40KRAM扩展方式：2片（位扩展）8K×8位–组（组内共片选、读写信号）5组（字扩展）64K×32位–存储器地址总线：216=64,共需16位数据总线：16位地址结构及译码方案：用高三位地址译码产生8K组选择信号（23=8，8×8K=64K）。A15A14A13Y0Y1Y2Y3Y4Y5Y6Y7其中，Y0+Y1作为位于0000-3FFF的16KROM片选择信号Y2空置4000-5FFF8K空Y3、Y4、Y5、Y6、Y7分别作为位于6000-FFFF的各组选择信号3:8译码器片内地址：ROM的地址输入为A13A12A11…A0每组的RAM的地址输入为A12A11…A0存储器逻辑框图及其与CPU的连接：07081B习题3(1)．用16K×8位的DRAM芯片组成64K×32位存储器，请画出该存储器的组成逻组框图。解：组成64K×32位存储器所需16K×8位的DRAM芯片数量：(64/16)×(32/8)=16片扩展方式：4片（位扩展）16K×32位–组（组内共片选信号）4组（字扩展）64K×32位–存储器地址总线:216=64,共需16位,其中高2位（22=4）用于产生小组片选信号。数据总线:32位译码器:2:4存储器逻辑框图:CS8K×8位RAMWECS8K×8位RAMWECS16K×8位ROMD15-D0MEMQA15A14A13CPUA12A11…A0WED15—D02:4译码器CS8K×8位RAMWECS8K×8位RAMWECS8K×8位RAMWECS8K×8位RAMWECS8K×8位RAMWECS8K×8位RAMWECS8K×8位RAMWECS8K×8位RAMWECS8K×8位RAMWECS8K×8位RAMWED15-D8D7-D0Y208091A习题3(1)/修改．用16K×8位的DRAM芯片组成64K×16位存储器，请画出该存储器的组成逻辑框图。解：组成64K×16位存储器所需16K×8位的DRAM芯片数量：(64/16)×(16/8)=8片扩展方式：2片（位扩展）16K×16位–组（组内共片选信号）4组（字扩展）64K×16位–存储器地址总线:216=64,共需16位,其中高2位（22=4）用于产生小组片选信号。数据总线:16位译码器:2:4存储器逻辑框图:CS16K×8位D31-D24CS16K×8位CS16K×8位CS16K×8位D23-D16D15-D8D7-D0D31-D0A15A14A13A12…A02:4译码器1.（11分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是2：4译码器，使能端G接地表示译码器处于正常译码状态。要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。图B5.11.解：根据图B5.3中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。CS16K×8位CS16K×8位D15-D8D7-D0D15-D0A15A14A13A12…A02:4译码器图B5.3对应上述空间，地址码最高4位A15——A12状态如下：0000——0011ROM10100——0111ROM21100——1101RAM11110——1111RAM22：4译码器对A15A12两位进行译码，产生四路输出，其中：y0=00对应ROM1，y1=01对应ROM2，y3=11对应RAM1和RAM2。然后用A13区分是RAM1（A13=0）还是RAM2（A13=1），此处采用部分译码。由此，两组端子的连接方法如下：1——6，2——5，3——7，8——12，11——14，9———31.（11分）用16K×1位的DRAM芯片构成64K×8位的存贮器。要求：（1）画出该寄存起组成的逻辑框图。（2）设存贮器读/写周期均为0.5μs，CPU在1μs内至少要访存一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存贮单元刷新一遍，所需实际刷新时间是多少？解：（1）根据题意，存贮器总量为64KB，故地址线总需16位。现使用16K×1位的动态RAM芯片，共需32片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存贮器，其组成逻辑框图如图B9.3，其中使用一片2：4译码器。（2）根据已知条件，CPU在1μs内至少需要访存一次，所以整个存贮器的平均读/写周期与单个存贮器片的读/写周期相差不多，应采用异步刷新比较合理。对动态MOS存贮器来讲，两次刷新的最大时间间隔是2μs。RAM芯片读/写周期为0.5μs，假设16K×1位的RAM芯片由128×128矩阵存贮元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2m/128=15.6μs，可取刷新信号周期15μs。图B9.31.（11分）某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0，数据总线为D15——D0，控制信号为R/W（读/写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求：（1）满足已知条件的存储器，画出地址码方案。（2）画出ROM与RAM同CPU连接图。1.解：存储器地址空间分布如图B18.2所示，分三组，每组8K×16位。由此可得存储器方案要点如下：（1）组内地址：A12——A0（A0为低位）；（2）组号译码使用2：4译码器；（3）RAM1，RAM2各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。（4）用MREQ作为2：4译码器使能控制端，该信号低电平（有效）时，译码器工作。（5）PU的R/W信号与SRAM的WE端连接，当R/W=1时存储器执行读操作，当R/W=0时，存储器执行写操作。如图B18.3图B18.2图B18.3控制器08091B1.画出微程序控制器组成框图，说明各部分功能。图见教材（1）控制存储器用来存放实现全部指令系统的所有微程序。（2）微指令寄存器用来存放由控制存储器读出的一条微指令信息。（3）地址转移逻辑在一般情况下，微指令由控制存储器读出后直接给出下一条微指令地址，这个微地址信息就存放在微地址寄存器中，如果微程序不出现分支，那么下一条微指令的地址就直接由微地址寄存器给出。当出现分支时，由地址转移逻辑自动完成修改微地址的任务。08091A2.已知某机器采用微程序控制方式，其控制存储器的容量为512×48（位），微程序可根据4种状态条件,在整个控制存储器中实现转移，微指令采用水平型格式，如图所示：←操作控制→←——————顺序控制————————→（1）微指令中的三个字段应该分别是多少位？（2）画出对应这种微指令格式的微程序控制器逻辑框图。解：（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件，故该字段为4位，（如采用字段译码只需3位），下地址字段为9位，因为控制容量为512单元，微命令字段是（48–4-9）=35位。(2)图见教材。3.给出运算器模型，要求设计微指令格式，并绘出给定机器指定的流程图（本题2、）4.CPU结构如图B9.1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。(本题9)（1）标明图中四个寄存器的名称。（2）简述指令从主存取到控制器的数据通路。微命令字段判别测试字段直接地址字段（3）简述数据在运算器和主存之间进行存/取访问的数据通路。5.某计算机的数据通路如图B10.2所示，其中M—主存，MBR—主存数据寄存器，MAR—主存地址寄存器，R0-R3—通用寄存器，IR—指令寄存器，PC—程序计数器（具有自增能力），C、D--暂存器，ALU—算术逻辑单元（此处做加法器看待），移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向传送。本题10请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。1.（11分）假设某计算机的运算器框图如图B2.2所示，其中ALU为16位的加法器（高电平工作），SA、SB为16位锁存器，4个通用寄存器由D触发器组成，O端输出，图B2.2其读写控制如下表所示：读控制R0RA0RA1选择111100011x0101xR0R1R2R3不读出写控制WWA0WA1选择111100011x0101xR0R1R2R3不写入要求：（1）设计微指令格式。（2）画出ADD，SUB两条微指令程序流程图。解：各字段意义如下：F1—读RO—R3的选择控制。F2—写RO—R3的选择控制。F3—打入SA的控制信号。F4—打入SB的控制信号。F5—打开非反向三态门的控制信号LDALU。F6—打开反向三态门的控制信号LDALU，并使加法器最低位加1。F7－锁存器SB清零RESET信号。F8－一段微程序结束，转入取机器指令的控制信号。R—寄存器读命令W—寄存器写命令（2）ADD、SUB两条指令的微程序流程图见图B2.3所示。图B2.31.(11分)图B3.1所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。已