搜索
AD9852的引脚说明：D7—D0:Pin1—8，并行编程模式下的8位并行数据I/O口。A0—A5:Pin14—19，并行编程模式下的6位并行地址口。其中，Pin17与串行通信的复位端复用，Pin18与串行数据输出口复用(3线模式)，Pin19与串行数据I/O口复用((2线模式)。DVDD:Pin9,10,23,24,25,73,74,79,80，数字电路电源端，相对于数字地3.3V供电，3.135V—3.465V可保证设计指标。DGND:Pinll,12,26,27,28,72,75,76,77,78，数字地。AVDD:Pin31,32,37,38,44,50,54,60,65，模拟电路电源端，相对于模拟地3.3V供电，3.135V—3.465V可保证设计指标。电路设计时，应加强DVDD和AVDD之间的去藕，以防噪声相互串扰。AGND:Pin33,34,39,40,41,45,46,47,53,59,62,66,67，模拟地。NC:Pin13,35,57,58,63，内部无连接的引脚，布线时可以悬空。I/OUD:Pin20，频率更新端口。要向AD9852寄存器内写数据，先是写到端口的缓冲器里，等工作模式所需的数据写完后，再在此引脚上加一持续至少8个系统时钟周期的高电平，使DDS芯片按照所设置的方式运行。频率更新也可以设置成内部更新模式，这时DDS按照UDC寄存器设置的值定时自动更新频率，同时输出持续8个系统时钟周期高电平的同步信号。WRB/SCLK:Pin21，并行模式下的读控制端，与串行模式时钟信号输入端复用。RDB/CSB:Pin22，并行模式下的写控制端，与串行模式片选端复用。FSK/BPSK/HOLD:Pin29，多功能复用引脚。FSK工作模式下，低电平选择频率F1，高电平选F2;BPSK模式时，低电平选相位1，高电平选相位2;Chirp模式时，高电平使DDS输出保持当前频率。SHAPEDKEYING:Pin30，高电平使DDS输出有一个调幅过程，若电路设计为低电平，DDS将没有输出。VOUT:Pin36，高速比较器输出端。VINP:Pin42，比较器正电压输入端。VINN:Pin43，比较器负电压输入端。IOUTl:Pin48，余弦DAC单极电流输出端。IOUTIB:Pin49，余弦DAC单极电流互补输出端。IOUT2B:Pins51，控制DAC单极电流互补输出端。IOUT2:Pin52，控制DAC单极电流输出端。DACBP:Pin55，DAC旁路电容连接端。从该端口串接一0.01uF电容到AVDD可以改变SFDR性能。DACRSET:Pin56，DAC满幅输出设置:RsET=39.9/IouT。PLLFILTER:Pin61，串接1.3k。电阻和0.01uF到AVDD(Pin60)，构成参考源倍频PLL环路滤波器的零补偿网络。DIFFCLK:Pin64，差分时钟使能端，高电平有效。AD9852的时钟输入有两种方式:单端正弦输入和差分输入，具体采用哪一种方式，通过它来选择。REFCLKB:Pin68，差分时钟的互补输入端。REFCLK:Pin69，单端时钟信号输入或差分时钟的另一输入端。S/PSELECT:Pin70，编程模式选择端。逻辑高选择并行模式。MASTERRESET:Pin71AD9852的复位端，持续10个系统时钟周期的高电平可以准确复位，内部寄存器的状态为缺省状态。DDS模块设计DDS模块的设计是本系统的重点，也是本章阐述的重点。DDS模块主要是围绕芯片AD9852进行设计的，设计要求既要满足性能指标，还要求优化电路，减小电路面积，否则13路DDS共同存在会使系统体积显得较大。下面先介绍AD9852的基本特性。4.2.1AD9852介绍１４位相位偏置字４＊－２０＊参考频率倍频器频率累加器相位累加器波形存储器频率控制字，以及频率控制逻辑程序寄存器４８位频率转换字逆sinc滤波器１２位幅度调制数据数字乘法器上升和下降边沿乘法器Ｉ／Ｏ端口缓冲器程序更新时钟１２位Ｄ／Ａ１２位Ｄ／Ａ１２位控制数据６位地址总线８位数据总线时钟模式参考时钟输入ＦＳＫ／ＢＰＳＫ／ＨＯＬＤ更新双向寄存器更新信号读信号写信号串行／并行选择复位电源地比较器输入模拟信号输出模拟信号输出比较器输出图4-2AD9852功能结构框图chart4-2AD9852functionandstructure如图4-2所示，AD9852内部包括一个具有48位相位累加器、一个可编程时钟倍频器、一个反sinc滤波器、两个12位300MHzDAC，一个高速模拟比较器以及接口逻辑电路。其主要性能特点如下：1.高达300MHz的系统时钟；2.能输出一般调制信号，FSK，BPSK，PSK，CHIRP，AM等；3.100MHz时具有80dB的信噪比；4.内部有4*到20*的可编程时钟倍频器；5.两个48位频率控制字寄存器，能够实现很高的频率分辨率。6.两个14位相位偏置寄存器，提供初始相位设置。7.带有100MHz的8位并行数据传输口或10MHz的串行数据传输口。AD9852的芯片封装图如下：图4-3AD9852芯片封装图chart4-3AD9852chipencapsulationAD9852有40个程序寄存器，对AD9852的控制就是对这些程序寄存器写数据实现的。表4-1AD9852并行接口寄存器功能Table4-1AD9852parallelinterfaceregistersfunction并行地址寄存器功能默认值0x000x01相位寄存器#113:8(15,14位无效)相位寄存器#17:00x000x000x020x03相位寄存器#213:8(15,14位无效)相位寄存器#27:00x000x000x040x050x060x070x080x09频率转换字#147:40频率转换字#139:32频率转换字#131:24频率转换字#123:16频率转换字#115:8频率转换字#17:00x000x000x000x000x000x000x0A频率转换字#147:400x000x0B0x0C0x0D0x0E0x0F频率转换字#139:32频率转换字#131:24频率转换字#123:16频率转换字#115:8频率转换字#17:00x000x000x000x000x000x100x110x120x130x140x15三角频率字47:40三角频率字39:32三角频率字31:24三角频率字23:16三角频率字15:8三角频率字7:00x000x000x000x000x000x000x160x170x180x19更新时钟计数器31:24更新时钟计数器23:16更新时钟计数器15:8更新时钟计数器7:00x000x000x000x400x1A0x1B0x1C边沿速率计数器19:16(23,22,21,20不起作用)边沿速率计数器15:8边沿速率计数器7:00x000x000x000x1D0x1E0x1F0x20节电控制时钟倍频控制器DDS模式控制与累加器清零控制传输模式，和OSK控制0x000x640x200x200x210x22输出幅度乘法器I11:8(15,14,13,12不起作用)输出幅度乘法器I7:00x000x000x230x24输出幅度乘法器Q11:8(15,14,13,12不起作用)输出幅度乘法器Q7:00x000x000x25输出边沿变化率控制器7:00x800x260x27QDAC,Q通道D/A输入11:8QDAC，Q通道D/A输入7:00x000x00表4-2AD9852控制寄存器功能Table5-2AD9852controlregistersfunction地址７６５４３２１０默认值0x1DNNN比较器0控制DACI通道DAC数字部分0x000x1ENPLL范围PLL低通倍频４位倍频３位倍频２位倍频１位倍频０位0x640x1FACC1清零ACC２清零TriangleN模式位2模式位2模式位2内部更新0x010x20N开输出滤波OSK使能OSK模式NN串行地位字节优先SDO有效0x20通过并行总线将数据写入程序寄存器时，实际上只是暂存在I/O缓冲区中，只有提供更新信号，这些数据才会更新到程序寄存器。AD9852提供两种更新方式，内部更新和外部更新。内部更新通过更新时钟计数器完成，当计数器计自减为零后会产生一个内部更新信号；外部更新需要在外部更新管脚上给与一个高电平脉冲。默认的更新模式为内部更新，可以通过设置控制寄存器0x1F的0位进行修改。4.4.2多AD9852应用原理与方法多路相位可控信号源的设计关键是实现多路DDS模块的相位的同步控制。要实现多路DDS相位同步，只需要在各DDS设置完成相位偏置后，提供一个使各路DDS同步工作的外部更新信号。根据这样的工作原理，以AD9852为例，给出多路相位可控信号源的基本结构。参考时钟DDS1DDS2DDS3BACUpdate相位偏置设置参考时钟DDS1DDS2DDS3图4-4多路DDS组成相位可控信号原理图chart4-4mult-DDSconstitutionandprincipium图4-4中左半部分是一个正确多路DDS的结构，由一个统一时钟源提供参考时钟，相位偏置通过并行或串行总线设置，其值保存于各路AD9852的缓冲寄存器中。通过统一的外部更新信号启动各路DDS同步工作，从而实现了各路DDS信号之间以固定的相位差同步工作。参考时钟的连线方式很重要，图4-4右半部分给出了种错误的连接方式。参考时钟到各DDS的距离不等，这就会引起各路DDS的参考时钟不同步，从而也无法保证各路DDS的同步。此外外部更新信号Update虽然没有必要严格的等长，但最好要与参考时钟保证正确的时序，因为Update信号送入AD9852后会在内部系统时钟（由外部时钟倍频和锁相得到）的上升沿触发更新。各路DDS的Update信号与内部系统时钟有可能出现一个时钟周期的抖动，在这个系统时钟的前后两个时间点产生更新。Update信号与系统时钟的时序要求如下：0.3ns1.5ns参考时钟更新脉冲图4-5a单端外部参考时钟输入模式下更新信号时序chart4-5aUpdateschedulinginsinglereferclockmode0.5ns1.2ns参考时钟更新脉冲图4.5b差分外部参考时钟输入模式时序更新信号时序chart4-5aUpdateschedulingindiffernecereferclockmode对于AD9852而言，其真正的相位值，是相位偏置值和相位累加器的输出值的和，在对相位偏置值更新时，一定要保证相位累加器的值是确定的。最简单的方法是在设置相位前，将所有AD9852通过MasterReset信号重置，此时AD9852的寄存器恢复到默认值（见表4-1）。下面步骤可完成对多个AD9852实现相位可控同步输出：1，上电后给所有AD9852的复位信号管脚MasterRest提供一个长达10个系统时钟的复位信号，此时所有AD9852的程序寄存器都恢复为默认值。2,使用并行总线设置AD9852的特殊功能寄存器：a,更新模式设置为外部信号更新模式，且DDS工作在Single模式下，即寄存器0x1F=0x00；b,参考时钟为30MHz,这里要获得210MHz的系统时钟，所以倍频数设置为７,由于超过200MHz,要开PLL低通，即寄存器0x1e=0x3d；c,电源只打开I通道DAC和数字部分，寄存器0x1D=0x14；d,开输出滤波，不用OSK功能，寄存器0x20=0x40;设置内部更新时钟，也可以不设置。3,所有的AD9852完成模式设置后，内部更新时钟寄存器计数到0时，步骤2的设置才真正更新。此时由于频率控制字为0，因此相位累加器不工作，始终为0。4,按以上步骤完成所有AD9852的初始设置后，使用并行传输向各AD9852写入频率转换字#1和相位偏置寄存器#1。5,完成所有AD9