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AMD2008ASICDesignPartI1、用cmos搭Z=!((A&B)|C|D)2、Toimplementanycombinationallogic,whatistheminimumsetoflogicgate?Whytherearesomanytypesofstandardcellsinthelibrary?3、WhatisRegisterfile,oneportembeddedRAM,twoportembeddedRAM?4、ExplainhowcurrentSTAtoolscalculatethedelayusing.lib(includingcelldelayandwiredelay)5、Writeasequenceof3-bitgreycode.Canyouderiveageneralequationtoconvertbinarytogreycode?6、ShowtheIEEE754binaryrepresentationforthefloating-pointnumber(10.5)10insingleprecision.7、A,B,C为8bitinteger，Z=A*B，Z=A*B+C，比较这两个设计的delaydifference，inunitofgate（如：thedifferenceis4FullAdder+1MUXs）8、怎样将一个single-bit信号从快时钟域送到慢时钟域，或慢送到快？Multi-bit信号呢？9、Supposewehaveapipelinewhichwillprocessthedatain3cycles.Sometimesthesourcemayhavenodatatosendout,andsometimesthesinkmaynotbeabletoreceivedata.Definetheinterfacesignalsfirst,andthendesigntheinternalcontrollogic.Wemustkeepthethroughput1data/cycle,andifthereareanypossibilitiesthesourceshallalwaysbeabletosendoutitsdata.)10、设计一个计算连续LeadingZeros个数的电路。输入8-bit，输出4-bit。000010000100001000100010100010000000可以parameterize你的设计吗？其hardware是什么样子的？11、Designaround-robinarbiter（轮换仲裁）thatcanaccept8requestsandgivegrantsignalsinonecycle.12、Setup/Holdtime，计算电路最大最小延迟PartII关于视频的4道题，基础概念video/imagecompression的原理，过程？H.264encoding框图PartIII几道C、perl编程画出下面两个状态机的逻辑综合图，并说明两种写法的优缺点，望高手指点！！！！！always@(posedgeclkornegedgerst)if(!rst)beginstate=0;out=4'b0000;endelsecase(state)0:beginstate=1;out=4'b0000;end1:beginstate=0;out=4'b0001;endendcasealways@(posedgeclkornegedgerst)if(!rst)state=0;elsecase(state)0:state=1;1:state=0;endcasealways@(state)if(!state)out=4'b0000;elseout=4'b0001;前者state和out[0]分别综合成两个触发器,其中state触发器的输入为它本身的反向。out[0]的触发器为state的当前输入。后者只有state一个触发器，输出直接赋值给out[0],光靠这两段看不出它到底要考啥，估计可能是想考状态机1段，2段，3段式的优缺点。第一个out要综合成四位的寄存器，占用资源；第二个则比较节约了呵呵2段和1段相比，没有节省资源吧，还多用了寄存器了不过肯定是提高了程序代码的可读性和维护性我觉得这两段的输出加一步寄存会好一些，可以减少逻辑电路带来的毛刺吴继华，王城编的《verilog设计和验证》有一章对这个讲得很详细你可以到论坛里面去找找，好像是有电子版的第一段代码速度上比较快，但所占资源多；第二段正好相反，只用了一个寄存器，但Timing会差点。所谓可读性，我觉得在这里没什么区别，关键还是硬件实现上的区别。我的观点是二段式的状态机将组合逻辑和时序逻辑分离开,便于综合工具进行分析.ls各位说的,只是基于这两个例子但是题目是关于状态机的写法的优缺点这是我的观点要求：英语作答，不能写Verilog/VHDL（除非要求，其实没有一道允许），必须用门电路或状态机表示。1.设计A[9:0]*101.10111的电路，要求用尽可能少的门。2.设计地址生成器，要求依次输出以下序列：0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,16,24,18,26,.................................,31,32,40,34,42,.................................,47,48,56,50,58,.................................,63,64,72,66,76,.................................,793.设计一个优先级电路Status_A，Status_B,Status_C……，已知Status_A状态优先级大于Status_B,Status_C……,Status_B状态优先级大于Status_C……，依此类推。检测出Status_A，则无视其它状态，否则检测Status_B，依此类推。4.什么是CTS？为什么要CTS5.四道TrueorFalse其中两道：T上升，performance上升？WorstCase指的是高温高压？6.ideal时钟脚本具体电路综合时需要针对性作哪些设置。A:综合脚本的一些问题。关于时钟的一些设置。布图前：creat_clockset_clock_latencyset_clock_transitionset_clock_uncertainty布图后：creat_clockset_propagated_clockset_clock_uncertainty7.问图中clockgating有什么问题？如何改良？注:这张图是修改后的图，原图是一个正latch或者理解为FF。此外，这张图直接找来的，最后的那个反相器应该是没有的，或者前面是NAND。8.读report_timing的表，回答：1)是setuptimereport还是holdtimereport?2)时钟频率多少？3)如何消除表中的violation？9.温度上升or下降时性能下降，问降低Vdd和降低频率去改良首选那种？why？10.详细论述为什么clockgating可以降低功耗?凌汛科技1、名词解释：CMOS，ESD，Latch-up，HDTV，WiMAX2、解释setuptime和holdtime当两者都出现violation时，在保证电路功能的前提下一定要fix哪一种？3、列出IC设计中节省功耗的办法4、解释半导体工艺过程中的天线效应，列出你所知道的解决方案5、用perl/tcl/shell编程匹配文件timing.rpt中所有包含VIOLATION的行，按数值大小排序后输出匹配到文件temptiming.rptexample：Path1:VIOLATION-0.33Path2:VIOLATION-0.12Path3:VIOLATION-0.15......6、用一个NOMS和一个PMOS搭一个实际电路中用得到的电路7、用CMOS搭一个与非门8、用Verilog/VHDL实现一个clockgenerator。要求如下：a、实现2分频和4分频b、使两个输出时钟的skew尽可能小c、受外部噪声影响后，该电路功能可以自行恢复扬智2008ICdesign1.列十个你最常用的Verilog的关键字或保留字，并说明哪些是可综合的。2.以下两段代码是否有问题？能否综合？综合之后是怎么样的？a)always@(Bordata1ordata2ordata3)case(B)2'b00:A=data1;2'b01:A=data2;2'b10:A=data3;2'b11:A=data4;endcaseb)always@(posedgeclkornegedgerstj)if(~rstj)A=1'b0;elsebeginif(counter1==2'b00)A=C;if(counter2==2'b00)A=D;end3.什么是同步时序电路？什么是异步时序电路？4.逻辑综合的主要步骤有哪些？5.画图解释set_clock_latency/set_clock_uncertainty/set_clock_transition的物理含义以及setup/hold的计算6.FT和CP有什么区别？7.列举你所做过的FPGA项目的测试流程（从RTLlogicsynthesis)开始，以及所用的主要软件，器件和仪器8.下图CMOS电路的表达式？有什么潜在问题？如何改进？9.一段英语翻译,constrainfile使用说明？10、要求设计一种串行接口协议：寻址范围0x00-0x7f，数据宽度8bit，可读可写（不需要写出完整的RTLcode）