杭电计组实验4-寄存器堆设计实验

实验报告2018年5月12日成绩：姓名阳光男学号16041321班级16052317专业计算机科学与技术课程名称《计算机组成原理与系统结构试验》任课老师张翔老师指导老师张翔老师机位号默认实验序号4实验名称《实验四寄存器堆设计》实验时间2018/5/12实验地点1教211实验设备号个人电脑、Nexys3开发板一、实验程序源代码1.寄存器堆模块代码：moduleRegister_file(R_Addr_A,R_Addr_B,W_Addr,Write_Reg,W_Data,Clk,Reset,R_Data_A,R_Data_B);input[4:0]R_Addr_A;input[4:0]R_Addr_B;input[4:0]W_Addr;inputWrite_Reg;input[31:0]W_Data;inputClk;inputReset;output[31:0]R_Data_A;output[31:0]R_Data_B;reg[31:0]REG_Files[0:31];reg[5:0]i;initial//仿真过程中的初始化beginfor(i=0;i=31;i=i+1)REG_Files[i]=0;endassignR_Data_A=REG_Files[R_Addr_A];assignR_Data_B=REG_Files[R_Addr_B];always@(posedgeClkorposedgeReset)beginif(Reset)for(i=0;i=31;i=i+1)REG_Files[i]=0;elseif(Write_Reg&&W_Addr!=0)REG_Files[W_Addr]=W_Data;endendmodule2.顶层电路模块代码：moduleTop_Register_file(Addr,Write_Reg,C1,C2,Clk,Reset,LED);input[4:0]Addr;input[1:0]C1;//C1选择32位数据输出哪八位字节inputWrite_Reg,C2,Clk,Reset;//C2选择读A/B端口的数据outputreg[7:0]LED;wire[31:0]R_Data_A,R_Data_B;reg[31:0]W_Data;reg[4:0]A,B;Register_filereg1(A,B,Addr,Write_Reg,W_Data,Clk,Reset,R_Data_A,R_Data_B);always@(AddrorWrite_RegorC1orC2orR_Data_AorR_Data_B)beginA=0;B=0;LED=0;W_Data=0;if(!Write_Reg)//读操作Write_Reg=0beginif(!C2)beginA=Addr;case(C1)2'b00:LED=R_Data_A[7:0];2'b01:LED=R_Data_A[15:8];2'b10:LED=R_Data_A[23:16];2'b11:LED=R_Data_A[31:24];endcaseendelsebeginB=Addr;case(C1)2'b00:LED=R_Data_B[7:0];2'b01:LED=R_Data_B[15:8];2'b10:LED=R_Data_B[23:16];2'b11:LED=R_Data_B[31:24];endcaseendendelse//写操作begincase(C1)2'b00:W_Data=32'h0000_0003;2'b01:W_Data=32'h0000_0607;2'b10:W_Data=32'hFFFF_FFFF;2'b11:W_Data=32'h1111_1234;endcaseendendendmodule3.测试代码moduletest;//Inputsreg[4:0]R_Addr_A;reg[4:0]R_Addr_B;reg[4:0]W_Addr;regWrite_Reg;reg[31:0]W_Data;regClk;regReset;//Outputswire[31:0]R_Data_A;wire[31:0]R_Data_B;//InstantiatetheUnitUnderTest(UUT)Register_fileuut(.R_Addr_A(R_Addr_A),.R_Addr_B(R_Addr_B),.W_Addr(W_Addr),.Write_Reg(Write_Reg),.W_Data(W_Data),.Clk(Clk),.Reset(Reset),.R_Data_A(R_Data_A),.R_Data_B(R_Data_B));initialbegin//InitializeInputsR_Addr_A=0;R_Addr_B=0;W_Addr=0;Write_Reg=0;W_Data=0;Clk=0;Reset=0;//Wait100nsforglobalresettofinish#100;//Addstimulushere#100;R_Addr_A=0;R_Addr_B=0;W_Addr=5'b00001;Write_Reg=1;W_Data=32'h1111_1111;Clk=1;Reset=0;#100;R_Addr_A=0;R_Addr_B=0;W_Addr=5'b00001;Write_Reg=1;W_Data=32'h1111_1111;Clk=0;Reset=0;#100;R_Addr_A=0;R_Addr_B=0;W_Addr=5'b00010;Write_Reg=1;W_Data=32'h2222_2222;Clk=1;Reset=0;#100;R_Addr_A=5'b00001;R_Addr_B=5'b00010;W_Addr=0;Write_Reg=0;W_Data=0;Clk=0;Reset=0;#100;R_Addr_A=5'b00001;R_Addr_B=5'b00010;W_Addr=0;Write_Reg=0;W_Data=0;Clk=0;Reset=1;endendmodule二、仿真波形三、电路图顶层电路模块顶层电路内部结构：四、引脚配置（约束文件）NETClkLOC=C9;NETResetLOC=D9;NETWrite_RegLOC=T5;NETC2LOC=C4;#PlanAheadGeneratedphysicalconstraintsNETLED[7]LOC=T11;NETLED[6]LOC=R11;NETLED[4]LOC=M11;NETLED[3]LOC=V15;NETLED[1]LOC=V16;NETLED[0]LOC=U16;NETLED[2]LOC=U15;NETLED[5]LOC=N11;NETAddr[0]LOC=T10;NETAddr[2]LOC=V9;NETAddr[3]LOC=M8;NETAddr[4]LOC=N8;NETC1[0]LOC=U8;NETC1[1]LOC=V8;NETAddr[1]LOC=T9;五、思考与探索(1)实验四实验结果记录表寄存器地址写入数据读出数据$132'h0000_000332'h0000_0003$232'h0000_060732'h0000_0607$332'hFFFF_FFFF32'hFFFF_FFFF$432'h1111_123432'h1111_1234$532'h0000_000332'h0000_0003$632'h0000_060732'h0000_0607$732'hFFFF_FFFF32'hFFFF_FFFF$832'h1111_123432'h1111_1234