下面程序是1位十进制计数器的VHDL描述

1下面程序是1位十进制计数器的VHDL描述，试补充完整。2.下面是一个多路选择器的VHDL描述，充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOFCNT10ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THEN--边沿检测IFQ110THENQ1=(OTHERS='0');--置零ELSEQ1=Q1+1;--加1ENDIF;ENDIF;ENDPROCESS;Q=Q1;ENDbhv;三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARYIEEE;--1USEIEEE.STD_LOGIC_1164.ALL;--2ENTITYLED7SEGIS--3PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);--4CLK:INSTD_LOGIC;--5LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));--6ENDLED7SEG;--7ARCHITECTUREoneOFLED7SEGIS--8SIGNALTMP:STD_LOGIC;--9BEGIN--10SYNC:PROCESS(CLK,A)--11BEGIN--12IFCLK'EVENTANDCLK='1'THEN--13TMP=A;--14ENDIF;--15ENDPROCESS;--16OUTLED:PROCESS(TMP)--17BEGIN--18CASETMPIS--19WHEN0000=LED7S=0111111;--20WHEN0001=LED7S=0000110;--21WHEN0010=LED7S=1011011;--22WHEN0011=LED7S=1001111;--23WHEN0100=LED7S=1100110;--24LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbmuxISPORT(sel:INSTD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDbmux;ARCHITECTUREbhvOFbmuxISBEGINy=Awhensel='1'ELSEB;ENDbhv;2WHEN0101=LED7S=1101101;--25WHEN0110=LED7S=1111101;--26WHEN0111=LED7S=0000111;--27WHEN1000=LED7S=1111111;--28WHEN1001=LED7S=1101111;--29ENDCASE;--30ENDPROCESS;--31ENDone;--321.在程序中存在两处错误，试指出，并说明理由：第14行TMP附值错误第29与30行之间，缺少WHENOTHERS语句2修改相应行的程序：错误1行号：9程序改为：TMP:STD_LOGIC_VECTOR(3DOWNTO0);错误2行号：29程序改为：该语句后添加WHENOTHERS=LED7S=0000000;四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYHADISPORT(a:INSTD_LOGIC;b:INSTD_LOGIC;c:OUTSTD_LOGIC;d:OUTSTD_LOGIC);ENDENTITYHAD;ARCHITECTUREfh1OFHADISBEGINc=NOT(aNANDb);d=(aORb)AND(aNANDb);ENDARCHITECTUREfh1;五、请按题中要求写出相应VHDL程序1.带计数使能的异步复位计数器输入端口：clk时钟信号rst异步复位信号en计数使能load同步装载data（装载）数据输入，位宽为10输出端口：q计数输出，位宽为103LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT1024ISPORT(CLK,RST,EN,LOAD:INSTD_LOGIC;DATA:INSTD_LOGIC_VECTOR(9DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDCNT1024;ARCHITECTUREONEOFCNT1024ISBEGINPROCESS(CLK,RST,EN,LOAD,DATA)VARIABLEQ1:STD_LOGIC_VECTOR(9DOWNTO0);BEGINIFRST='1'THENQ1:=(OTHERS='0');ELSIFCLK='1'ANDCLK'EVENTTHENIFLOAD='1'THENQ1:=DATA;ELSEIFEN='1'THENQ1:=Q1+1;ENDIF;ENDIF;ENDIF;Q=Q1;ENDPROCESS;ENDONE;2看下面原理图，写出相应VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTRI_STATEISPORT(E,A:INSTD_LOGIC;Y:INOUTSTD_LOGIC;B:OUTSTD_LOGIC);ENDTRI_STATE;ARCHITECTUREBEHAVOFTRI_STATEISBEGINPROCESS(E,A,Y)BEGINeaby4IFE='0'THENB=Y;Y='Z';ELSEB='Z';Y=A;ENDIF;ENDPROCESS;ENDBEHAV;六、综合题下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为’1’时允许写入数据。试分别回答问题放大采样/保持AnalogIn信号预处理FPGA采集控制adram（lpm_ram_dp）ControlAD574CSADData12CEA0RCK12_8地址计数器CLKClkIncCntclrwraddr10wrenrddata12rddatardaddr10121STATUS下面列出了AD574的控制方式和控制时序图AD574逻辑控制真值表（X表示任意）AD574工作时序：1.要求AD574工作在12位转换模式，K12_8、A0在control中如何设置K12_8为‘1’，A0为‘0’2.试画出control的状态机的状态图类似书上图8-43.对地址计数器模块进行VHDL描述输入端口：clkinc计数脉冲cntclr计数器清零输出端口：rdaddrRAM读出地址，位宽10位libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;CECSRCK12_8A0工作状态0XXXX禁止X1XXX禁止100X0启动12位转换100X1启动8位转换1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效5entityaddr_cntisport(clkinc,cntclr:instd_logic;wraddr:outstd_logic_vector(9downto0));endaddr_cnt;architectureoneofaddr_cntissignaltmp:std_logic_vector(9downto0);beginprocess(clkinc,cntclr)beginifclkinc'eventandclkinc='1'thenifcntclr='1'thentmp=(others='0');elsetmp=tmp+1;endif;endif;endprocess;wraddr=tmp;endone;4.根据状态图，试对control进行VHDL描述libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycontrolisport(addata:instd_logic_vector(11downto0);status,clk:instd_logic;cs,ce,a0,rc,k12_8,clkinc:outstd_logic;rddata:outstd_logic_vector(11downto0));endcontrol;architecturebehavofcontrolistypecon_stis(s0,s1,s2,s3,s4);signalcst,nst:con_st;signallock:std_logic;signalreg12:std_logic_vector(11downto0);begina0='0';k12_8='1';ce='1';cs='0';REGP:process(clk)beginifclk'eventandclk='1'thencst=nst;6endif;endprocess;COMP:process(cst,status,addata)begincase(cst)iswhens0=rc='1';lock='0';nst=s1;whens1=rc='0';lock='0';nst=s2;whens2=ifstatus='1'thennst=s3;endif;rc='1';lock='0';whens3=rc='1';lock='1';nst=s4;whens4=rc='1';lock='0';nst=s0;whenothers=nst=s0;endcase;endprocess;LOCKP:process(lock)beginiflock='1'andlock'eventthenreg12=addata;endif;endprocess;rddata=reg12;clkinc=lock;--(或者为NOTLOCK，延后半个时钟)endbehav;5.已知adram的端口描述如下ENTITYadramISPORT(data:INSTD_LOGIC_VECTOR(11DOWNTO0);--写入数据wraddress:INSTD_LOGIC_VECTOR(9DOWNTO0);--写入地址rdaddress:INSTD_LOGIC_VECTOR(9DOWNTO0);--读地址wren:INSTD_LOGIC:='1';--写使能q:OUTSTD_LOGIC_VECTOR(11DOWNTO0)--读出数据);ENDadram;试用例化语句，对整个FPGA采集控制模块进行VHDL描述libraryieee;useieee.std_logic_1164.all;entitydacoisport(clk,cntclr,status:instd_logic;addata:instd_logic_vector(11downto0);rdaddr:instd_logic_vector(9downto0);cs,ce,a0,rc,k12_8:outstd_logic;rddata:outstd_logic_vector(11downto0));enddaco;architectureoneof