MOSFET的制造工艺(精)

数字集成电路设计学校：西安科技大学院系：电控学院电子科学系数字集成电路设计2引言电路设计人员必须具备芯片制造的实践知识，根据不同的制造参数有效地设计并优化电路。电路设计人员也应该对制造工艺中使用的各层掩膜的作用以及如何使用掩膜来定义片上器件的各种特性有清楚地了解。数字集成电路设计3MOS集成电路的工艺P阱CMOS工艺N阱CMOS工艺双阱CMOS工艺在硅衬底上制作MOS晶体管数字集成电路设计42012/3/27MOS晶体管的动作MOS晶体管实质上是一种使电流时而流过，时而切断的开关n+n+P型硅基板栅极绝缘层（SiO2）半导体基板漏极源极N沟MOS晶体管的基本结构源极(S)漏极(D)栅极(G)数字集成电路设计52012/3/27siliconsubstratesourcedraingateoxideoxidetopnitride氮化物metalconnectiontosourcemetalconnectiontogatemetalconnectiontodrainpolysilicongate多晶硅栅dopedsilicon掺杂硅fieldoxidegateoxideMOS晶体管的立体结构数字集成电路设计62012/3/27在硅衬底上制作MOS晶体管siliconsubstrate数字集成电路设计72012/3/27siliconsubstrateoxidefieldoxide数字集成电路设计82012/3/27siliconsubstrateoxidePhotoresist光刻胶注意正光刻胶和负光刻胶的区别：曝光后可溶为正光刻胶；曝光后不可溶（硬化的）为负光刻胶。负光刻胶对光更加敏感，但在光刻技术中的分辨率没有正光刻胶高，因此，在高密度集成电路制造中，负光刻胶的使用并不普遍。数字集成电路设计92012/3/27ShadowonphotoresistphotoresistExposedareaofphotoresistChromeplatedglassmask铬镀金的玻璃屏UltravioletLight紫外线siliconsubstrateoxide数字集成电路设计102012/3/27非感光区域siliconsubstrate感光区域oxidephotoresist数字集成电路设计112012/3/27Shadowonphotoresistsiliconsubstrateoxidephotoresistphotoresist显影数字集成电路设计122012/3/27siliconsubstrateoxideoxidesiliconsubstratephotoresist腐蚀数字集成电路设计132012/3/27siliconsubstrateoxideoxidesiliconsubstratefieldoxide去胶数字集成电路设计142012/3/27siliconsubstrateoxideoxidegateoxidethinoxidelayer数字集成电路设计152012/3/27siliconsubstrateoxideoxidePolysilicon多晶硅gateoxide数字集成电路设计162012/3/27siliconsubstrateoxideoxidegategateultra-thin超薄gateoxidepolysilicongate数字集成电路设计172012/3/27siliconsubstrateoxideoxidegategatephotoresistScanningdirectionofionbeam离子束扫描方向implantedionsinactiveregionoftransistorsImplantedionsinphotoresisttoberemovedduringresiststrip.sourcedrainionbeam数字集成电路设计182012/3/27siliconsubstrateoxideoxidegategatesourcedraindopedsilicon掺杂硅数字集成电路设计192012/3/27自对准工艺1.在有源区上覆盖一层薄氧化层2.淀积多晶硅，用多晶硅栅极版图刻蚀多晶硅3.以多晶硅栅极图形为掩膜板，刻蚀氧化膜4.离子注入5.在掺杂之前，制作的多晶硅栅极所起的作用实际上是确定沟道区和源区、漏区的准确位置。由于这个过程很准确的确定了这两个区域到栅极的相对位置，所以称为自对准工艺。数字集成电路设计202012/3/27siliconsubstratesourcedraingate数字集成电路设计212012/3/27siliconsubstrategatecontactholes接触孔drainsource数字集成电路设计222012/3/27siliconsubstrategatecontactholesdrainsource数字集成电路设计232012/3/27完整的简单MOS晶体管结构siliconsubstratesourcedraingateoxideoxidetopnitride氮化物metalconnectiontosourcemetalconnectiontogatemetalconnectiontodrainpolysilicongate多晶硅栅dopedsiliconfieldoxidegateoxide数字集成电路设计242012/3/27CMOSFETP型sisubn+gateoxiden+gateoxideoxidep+p+数字集成电路设计252012/3/27VDDP阱工艺N阱工艺双阱工艺P-P+P+N+N+P+N+VSSVOUTVINVDDN-P+P+N+N+P+N+VSSVOUTVINVDDP-P+P+N+N+P+N+VSSVOUTVINN-SiP-SiN-I-SiN+-Si主要的CMOS工艺数字集成电路设计262012/3/27掩膜1：P阱光刻N-Si-衬底P-wellP-wellP-wellN+N+P+P+N+P+N-SiP数字集成电路设计272012/3/27具体步骤如下：1．生长二氧化硅（湿法氧化）：Si-衬底SiO2Si(固体)+2H2OSiO2（固体）+2H2数字集成电路设计282012/3/27氧化数字集成电路设计292012/3/272．P阱光刻：涂胶腌膜对准曝光光源显影数字集成电路设计302012/3/27数字集成电路设计312012/3/27硼掺杂（离子注入）刻蚀（等离子体刻蚀）去胶P+去除氧化膜P-well3．P阱掺杂：数字集成电路设计322012/3/27数字集成电路设计332012/3/27离子源高压电源电流积分器离子束数字集成电路设计342012/3/27掩膜2：光刻有源区有源区：nMOS、PMOS晶体管形成的区域P+N+N+P+N-SiP-wellP-wellP-well♣淀积氮化硅光刻有源区场区氧化去除有源区氮化硅及二氧化硅SiO2隔离岛硅局部氧化（LOCOS):在特定的区域有选择地生成场氧化物，而不是在氧化物生成后有选择地刻蚀出有源区。通过在氧化过程中用氮化硅屏蔽有源区可以实现有选择地生长氧化物。数字集成电路设计352012/3/27有源区depositednitridelayer有源区光刻板N型p型MOS制作区域(漏-栅-源)数字集成电路设计362012/3/27P-well1.淀积氮化硅：氧化膜生长（湿法氧化）P-well氮化膜生长P-well涂胶P-well对版曝光有源区光刻板2.光刻有源区：数字集成电路设计372012/3/27P-well显影P-well氮化硅刻蚀去胶3.场区氧化：P-well场区氧化（湿法氧化）P-well去除氮化硅薄膜及有源区SiO2数字集成电路设计382012/3/27掩膜3：光刻多晶硅P-well去除氮化硅薄膜及有源区SiO2P-wellP+N+N+P+N-SiP-well栅极氧化膜多晶硅栅极♣生长栅极氧化膜淀积多晶硅光刻多晶硅数字集成电路设计392012/3/27P-well生长栅极氧化膜P-well淀积多晶硅P-well涂胶光刻多晶硅光刻板P-well多晶硅刻蚀数字集成电路设计402012/3/27掩膜4：P+区光刻1、P+区光刻2、离子注入B+，栅区有多晶硅做掩蔽，称为硅栅自对准工艺。3、去胶P-wellP+N+N+P+N-SiP-wellP-wellP+P+数字集成电路设计412012/3/27P-wellP+P-wellP+P+硼离子注入去胶数字集成电路设计422012/3/27掩膜5：N+区光刻1、N+区光刻2、离子注入P+，栅区有多晶硅做掩蔽，称为硅栅自对准工艺。3、去胶P-wellP+N+N+P+N-SiP-wellP-wellP+P+N+N+数字集成电路设计432012/3/27P-wellN+P-wellP+P+磷离子注入去胶P+P+N+N+数字集成电路设计442012/3/27掩膜6：光刻接触孔1、淀积PSG.2、光刻接触孔3、刻蚀接触孔P-wellP+N+N+P+N-SiP-wellP-wellP+P+N+N+磷硅玻璃（PSG)数字集成电路设计452012/3/27掩膜6：光刻接触孔P-wellP+P+N+N+淀积PSG(磷硅玻璃)P-wellP+P+N+N+光刻接触孔P-wellP+P+N+N+刻蚀接触孔P-wellP+P+N+N+去胶数字集成电路设计462012/3/27数字集成电路设计472012/3/27掩膜7：光刻铝线1、淀积铝.2、光刻铝3、去胶P-wellP-wellP+P+N+N+数字集成电路设计482012/3/27P-wellP+P+N+N+铝线PSG场氧栅极氧化膜P+区P-wellN-型硅极板多晶硅N+区数字集成电路设计492012/3/27Example:Intel0.25micronProcess5metallayersTi/Al-Cu/Ti/TiNPolysilicondielectric数字集成电路设计502012/3/27InterconnectImpactonChip数字集成电路设计512012/3/27掩膜8：刻钝化孔CircuitPADCHIP数字集成电路设计52双阱标准CMOS工艺P+p-epipwellnwellp+n+gateoxideAl(Cu)tungstenSiO2SiO2TiSi2fieldoxide•增加器件密度•防止寄生晶体管效应（闩锁效应）数字集成电路设计53P阱n+TiSi2深亚微米CMOS晶体管结构N阱n-n+n-p+p-p+p-源/漏扩展区浅槽隔离侧墙•多晶硅硅化物STISTISTI数字集成电路设计54闩锁效应(latchup)Latchup是指CMOS器件中,在电源VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路,它的存在会使VDD和GND之间产生大电流，导致电路无法正常工作，甚至烧毁电路。Q1为一垂直式PNPBJT,基极(base)是nwell,基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPNBJT，基极为Psubstrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latchup不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latchup由此而产生。