计算机组成原理第3章习题参考答案

第3章习题参考答案1第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1)该存储器能存储多少字节的信息？(2)如果存储器由512K×8位SRAM芯片组成，需要多少片？(3)需要多少位地址作芯片选择？解：(1)该存储器能存储：字节4M832220(2)需要片8823228512322192020K(3)用512K8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。所以只需一位最高位地址进行芯片选择。2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M×8位的DRAM芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1)若每个内存条为16M×64位，共需几个内存条?(2)每个内存条内共有多少DRAM芯片?(3)主存共需多少DRAM芯片?CPU如何选择各内存条?解：(1)共需条4641664226M内存条(2)每个内存条内共有32846416MM个芯片(3)主存共需多少1288464648464226MMM个RAM芯片，共有4个内存条，故CPU选择内存条用最高两位地址A24和A25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。3、用16K×8位的DRAM芯片构成64K×32位存储器，要求：(1)画出该存储器的组成逻辑框图。(2)设存储器读/写周期为0.5μS，CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1)用16K×8位的DRAM芯片构成64K×32位存储器，需要用16448163264KK个芯片，其中每4片为一组构成16K×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0D7、D8D15、第3章习题参考答案2D16D23和D24D31，其余同名引脚互连)，需要低14位地址(A0A13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A0A6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A14、A15通过2：4译码器实现4组中选择一组。画出逻辑框图如下。(1)(2)(3)(4)(5)(6)(7)(8)(9)(10)(11)(12)(13)(14)(15)(16)CPUD0D31RAS0RAS1RAS2RAS3A0A13A14A15A0A6A0A6A0A6A0A6WEWE2-4译码RASD07D815D1623D2431D07D815D1623D2431D07D815D1623D2431D07D815D1623D2431WEWEWERASRASRAS(2)设刷新周期为2ms，并设16K8位的DRAM结构是1281288存储阵列，则对所有单元全部刷新一遍需要128次(每次刷新一行，共128行)若采用集中式刷新，则每2ms中的最后1280.5s=64s为集中刷新时间，不能进行正常读写，即存在64s的死时间若采用分散式刷新，则每1s只能访问一次主存，而题目要求CPU在1μS内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不是最适合的比较适合采用异步式刷新：采用异步刷新方式，则两次刷新操作的最大时间间隔为sms625.151282，可取15.5s；对全部存储单元刷新一遍所需的实际刷新时间为：15.5s128=1.984ms；采用这种方式，每15.5s中有0.5s用于刷新，其余的时间用于访存(大部分时间中1s可以访问两次内存)。4、有一个1024K×32位的存储器，由128K×8位的DRAM芯片构成。问：(1)总共需要多少DRAM芯片?(2)设计此存储体组成框图。(3)采用异步刷新方式，如单元刷新间隔不超过8ms，则刷新信号周期是多少?解：(1)需要32488128321024KK片，每4片为一组，共需8组第3章习题参考答案3(2)设计此存储体组成框图如下所示。(1)(2)(3)(4)(5)(6)(7)(8)(9)(10)(11)(12)(13)(14)(15)(16)CPUD0D31RAS0A0A16A17A18A0A8WEWE3-8译码RASD07D815D1623D2431D07D815D1623D2431D07D815D1623D2431D07D815D1623D2431WEWEWE(17)(18)(19)(20)(21)(22)(23)(24)(25)(26)(27)(28)(29)(30)(31)(32)CPUA0A16WED07D815D1623D2431D07D815D1623D2431D07D815D1623D2431D07D815D1623D2431A19RAS0RAS1RAS2RAS3RAS4RAS5RAS6RAS7RAS1RAS2RAS3RAS4RAS5RAS6RAS7WE(3)设该128K8位的DRAM芯片的存储阵列为5122568结构，则如果选择一个行地址进行刷新，刷新地址为A0A8，那么该行上的2048个存储元同时进行刷新，要求单元刷新间隔不超过8ms，即要在8ms内进行512次刷新操作。采用异步刷新方式时需要每隔sms625.155128进行一次，可取刷新信号周期为15.5s。5、要求用256K×l6位SRAM芯片设计1024K×32位的存储器。SRAM芯片有两个控制端：当CS有效时，该片选中。当W/R＝1时执行读操作，当W/R=0时执行写操作。解：片82416256321024KK，共需8片，分为4组，每组2片即所设计的存储器单元数为1M，字长为32，故地址长度为20位（A19~A0），所用芯片存储单元数为256K，字长为16位，故占用的地址长度为18位（A17~A0）。由此可用字长位数扩展与字单元数扩展相结合的方法组成组成整个存储器字长位数扩展：同一组中2个芯片的数据线，一个与数据总线的D15~D0相连，第3章习题参考答案4一个与D31~D16相连；其余信号线公用(地址线、片选信号、读写信号同名引脚互连)字单元数扩展：4组RAM芯片，使用一片2:4译码器，各组除片选信号外，其余信号线公用。其存储器结构如图所示256K16CPUA0A17D0D15A18W/R2-4译码D1631A19256K16256K16256K16D16D31256K16256K16256K16256K16D015CSY0CSCSCSY1Y2Y3A0A17D0D15W/RW/R6、用32K×8位的E2PROM芯片组成128K×16位的只读存储器，试问：(1)数据寄存器多少位?(2)地址寄存器多少位?(3)共需多少个E2PROM芯片?(4)画出此存储器组成框图。解：(1)系统16位数据，所以数据寄存器16位(2)系统地址128K＝217，所以地址寄存器17位(3)共需片82483216128KK，分为4组，每组2片(4)组成框图如下第3章习题参考答案532K8CPUA0A14D07A15W/R2-4译码A1632K832K832K832K832K832K832K8D07CSY0CSCSCSY1Y2Y3A0A14D0D7D815数据寄存器地址寄存器D815W/RW/R7．某机器中，已知配有一个地址空间为0000H3FFFH的ROM区域。现在再用一个RAM芯片(8K×8)形成40K×l6位的RAM区域，起始地为6000H。假设RAM芯片有CS和WE信号控制端。CPU的地址总线为A15A0，数据总线为D15D0，控制信号为WR/(读/写)，MREQ(访存)，要求：(1)画出地址译码方案。(2)将ROM与RAM同CPU连接。解：(1)由于RAM芯片的容量是8K×8，要构成40K×16的RAM区域，共需要片1025881640KK，分为5组，每组2片；8K=213，故低位地址为13位：A12~A0每组的2片位并联，进行字长的位扩展有5组RAM芯片，故用于组间选择的译码器使用3:8译码器，用高3位地址A15~A13作译码器的选择输入信号地址分配情况：各芯片组各组地址区间A15A14A13138的有效输出iYROM0000H3FFFH0000Y0011Y第3章习题参考答案60102YRAM16000H7FFFH0113YRAM28000H9FFFH1004YRAM3A000HBFFFH1015YRAM4C000HDFFFH1106YRAM5E000HFFFFH1117Y注：RAM1RAM5各由2片8K8芯片组成，进行字长位扩展各芯片组内部的单元地址是A12~A0由全0到全1(2)ROM、RAM与CPU的连接如图：8K8CPUA0A12D815A15R/W3-8译码A148K88K88K88K88K88K88K8CSY0CSCSCSY2Y4Y6A0A12D0D7D07D07WEA0A12WEA13MREQE8K88K8D815CSCSCSCSCSCSROM16K8OEY1Y3Y5Y78、设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T＝100ns，数据总线宽度为64位，总线传送周期，=50ns。求：顺序存储器和交叉存储器的带宽各是多少?解：顺序存储器和交叉存储器连续读出m=8个字的信息总量都是：第3章习题参考答案7q=64位×8=512位顺序存储器和交叉存储器连续读出8个字所需的时间分别是：t1=mT=8×100ns=8×10-7st2=T+(m-1)τ=100ns+7×50ns=450ns=4.5×10-7s顺序存储器和交叉存储器的带宽分别是：W1=q/t1=512/(8×10-7)=64×107[位/s]W2=q/t2=512/(4.5×10-7)=113.8×107[位/s]9、CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache／主存系统的效率和平均访问时间。解：cache的命中率：%8.968024202420mccNNNh主存慢于Cache的倍率：640240cmttrCache/主存系统的效率：%2.86968.0561)1(1hrre平均访问时间：nsettca4.46862.04010、已知cache存储周期40ns，主存存储周期200ns，cache/主存系统平均访问时间为50ns，求cache的命中率是多少?解：已知cache／主存系统平均访问时间ta=50ns由于mcaththt)1(所以有%75.934020050200cmamtttth11、某计算机采用四体交叉存储器，今执行一段小循环程序，此程序放在存储器的连续地址单元中，假设每条指令的执行时间相等，而且不需要到存储器存取数据，请问在下面两种情况中（执行的指令数相等），程序运行的时间是否相等。(1)循环程序由6条指令组成，重复执行80次。(2)循环程序由8条指令组成，重复执行60次。第3章习题参考答案8解：设取指周期为T，总线传送周期为τ，每条指令的执行时间相等，并设为t0，存储器采用四体交叉存储器，且程序存放在连续的存储单元中，故取指令操作采用流水线存取方式，两种情况程序运行的总的时间分别为：(1)t=(T+5τ+6t0)*80=80T+400τ+480t0(2)t=(T+7τ+8t0)*60=60T+420τ+480t0所以不相等12、一个由主存和Cache组成的二级存储系统，参数定义如下：Ta为系统平均存取时间，T1为Cache的存取时间，T2为主存的存取时间，H为Cache命中率，请写