Synopsys-实验系列4-编译与优化-Design-Compiler

Synopsys实验系列4_编译与优化_DesignCompilerASICCenterofSYSUCompanyLogoContentsIntroductiontoSynthesis1SettingUpandSavingDesigns2DesignandLibraryObjects3AreaandTimingConstraints4CompileCommands5TimingAnalyze6Appendix7WhatdoWEMeanby“Synthesis”?CompanyLogoDesignCompiler(DC)简介1.Synopsys公司的DesignCompiler为是一个基于UNIX系统，通过命令行进行交互的RTL综合工具。它提供约束驱动时序最优化，把设计者的HDL描述综合成与工艺相关的门级设计；它能从速度、面积和功耗等方面来优化电路设计，并支持平直或层次化设计2.DesginCompiler为Synopsys公司的旗舰产品。根据最新Dataquest的统计，Synopsys的逻辑综合工具DesignCompiler占据91%的市场份额。ASICofSYSUDesignCompilerFlowCompanyLogo目的：1.好的综合结果2.更短的综合时间BasicSynthesisFlowASICofSYSUSynthesisTransformationsCompanyLogoSynthesisTransformationsCompanyLogo工艺库SynthesisIsConstraint-DrivenCompanyLogoThreeInterfacestoDesignCompilerCompanyLogoInXGmode,allsynthesistoolsusethetoolscommandlanguage(Tcl)2SettingUpandSavingDesignsCompanyLogoUnit2focusonUnit2focusonUnit2Objectives1.读入设计或者层次化的设计（hierarchicaldesigns）2.指定目标库、链接库、符号库、综合库3.建立DC的startupfile来指定工艺库文件（technologylibraryfile）和搜索路径目录（searchpathdirectories）4.施加一个约束文件（constraintsfile）5.保存设计CompanyLogoSettingUpandSavingDesignsinFlowASICofSYSUUnit2AgendaCompanyLogoLoadingDesignorHierarchicalDesignsSpecifyLibraryandSetDCStartupFileSavingDesigns2-1启动DCand读RTL代码CompanyLogoReadaVerilogRTLfile:ReadaVHDLRTLfile:多个RTL文件的读取方法？2-2层次化的RTLDesignsCompanyLogo层次化的设计或者写到一个文件.v文件中DC去读入这些Verilog文件，哪个会是顶层文件呢？CompanyLogo2-3ReadingHierarchicalRTLDesignscurrent_designMY_TOP;#指定顶层文件※2-4Reading.ddcDesignFilesCompanyLogo“link”执行时会自动加载ddc，它是根据命名来加载的，容易出错，建议read_ddc※2-5AlternativeCommandsforReadingRTLCompanyLogo建议使用analyze+elaborate的组合来读RTL唯一能设置参数？通过前面的学习掌握：RTL的读入方法ASICofSYSUUnit2AgendaCompanyLogoLoadingDesignorHierarchicalDesignsSpecifyLibraryandSetDCStartupFileSavingDesigns2-6需要指定的库：target_library:targetlibrary对应工艺库，也就是代工厂提供的某种工艺的工艺库link_library:DC在定位或者解析设计中的instances时，所去查找的库symbol_library：在DC的图形化界面给出原理图上各种标准单元的符号时，DC所去查找的库。syntheticlibrary:DC综合时用来将HDL代码转化为相对应的元件时所参考的IP库，比如符号“+”，通过查找IP库将生成某一类加法器。ASICofSYSU2-7compile需要指定target_libraryCompanyLogo※2-8工艺库的内部描述CompanyLogo2-9设置TargetLibrary1.默认情况下，指向一个不存在的库2.工艺库由晶圆厂或者设计工艺库的公司提供CompanyLogo在DC中许多命令都会首先‘auto-link’ifthedesignhasnotbeenlinkedyet.LinkingmeansthatDCtriestolocate(定位)thesourceof,or‘resolve’(解析)anyinstances(例化的实体)intheDesign.Instancescanbegatesorsub-blocks(层次化的模块、软核、硬核、DesignWareIP)DCusesthelink_libraryvariabletotrytoresolvetheinstances.默认情况下link_library的设置：CompanyLogo2-10link_library不存在的库2-11设置link_libraryCompanyLogo这是Tcl的命令，引号表示列举，$表示变量的置换根据需要，链接Synopsys公司的DesignWareIP，如下：setlink_library“*$target_librarydw_foundation_sldb”※2-12ResolvingIPorMacroLibraryCellsCompanyLogo※2-13设置好link_library再执行“link”CompanyLogo若返回0，表示link不成功。虽然一些命令有隐式执行link，explicitlink有利于发现问题2-14GoodPractice：check_designafterlinkCompanyLogo确保模块之间的连接是正确的2-15ShorteningFilenameusingsearch_pathCompanyLogosearch_path的设置可以放在DC“startup”文件中不用把完整的文件夹路径写出来.con是约束文件，设置好库就可以施加约束通过前面的学习掌握：设置target_library的方法设置link_library的方法设置search_path的方法施加约束ASICofSYSUDCStartupFile1.DCStartupFile伴随DC启动被执行2.startup文件的命名：.synopsys_dc.setup3.一般将target_library,link_library,symbol_library,syntheticlibrary,search_path的设置放在StartupFile中ASICofSYSUDCStartupFileASICofSYSU伴随DC的启动，startup文件被执行.synopsys_dc.setup文件伴随DC启动被执行CompanyLogo2-16OneStartupFileName–ThreeFileLocations在DC启动时，自动执行这些设置文件。执行的顺序如上当前工作目录※2-17$synopsys/admin/.synopsys_dc.setupCompanyLogoSynopsys目录下的.synopsys_dc.setup的设置情况在启动时，它是三个startup文件中首先被执行。设置好的变量被覆盖问题？这些库都是不存在的2-18设置工作目录下的.synopsys_dc.setupCompanyLogo如果工作目录中存在这个文件，在DC启动的时候，该.synopsys_dc.setup是三个.synopsys_dc.setup文件中最后一个被执行，并且它会覆盖之前的.synopsys_dc.setup设置好的变量※2-19LibrarySetupExerciseCompanyLogo需要注意DC读哪三个位置下的startup文件！现在工作目录（为mapped）中没有startup文件通过前面的学习掌握：startupfile的建立，并在里面指定库及搜索路径ASICofSYSUUnit2AgendaCompanyLogoLoadingDesignorHierarchicalDesignsSpecifyLibraryandSetDCStartupFileSavingDesigns2-20SavingtheddcDesignBeforecompilerCompanyLogo如果想保存子模块的ddc：write–formatddcMY_A–outMY_A.ddc2-21SavingtheddcDesignAftercompileCompanyLogoSummary:UnitObjectivesYoushouldnowbeabletoprepareadesignforcompile:1.CreateaDCstartupfiletospecifythetechnologylibraryfileandsearchpathdirectories2.Readinhierarchicaldesigns3.Applyaconstraintsfile4.SavethedesignCompanyLogoUnitSummaryASICofSYSU3.DesignandLibraryObjectsDC将设计对象分为8类，分别如下：Design:具有某种或多种逻辑功能的电路描述；Cell：设计的instance；Reference:cell或instance在库中定义的名字；Port:design的输入、输出；Pin:design中cell的输入、输出；Net:ports和pins之间或pins之间的信号名；Clock:被定义为时钟源的pin或port；Library:cell的集合，如：target_library,link_library；CompanyLogo3-1设计对象：Verilog透视CompanyLogo3-2设计对象：原理图透视CompanyLogo没有INV？INV是librarycell3-3多对象共用一命名ASICofSYSU为了模拟电路的真实情况，需要在第一个红框中加负载电容但是有两个SUM，如果set_load5SUM会出现什么情况？set_load5[get_netsSUM]get_ports,_pins,_designs,_cells,_nets,_clocksnetportSummaryUnit3Commandsget_ports,_pins,_designs,_cells,_nets,_clocksall_inputs,_outputs,_clocks,_registers……使用这些命令来得到单个或者多个对象ASICofSYSU4.AreaandTimingConstraintsASICofSYSUAreaandTimingConstraintsinFlowASICofSYSUUnit4Objectives:对一设计进行面积约束对一设计进行时序约束建立和执行约束文件ASICofSYSUUnit4AgendaCompanyLogoSetupTimeandHoldTimeSetup-TimingConstraintsSpecifyinganAreaConstraint4-1Specifyinga