数字集成电路中的基本模块5-1

设计运算功能块设计运算功能块.2本章重点1.加法器、乘法器及移位器考虑性能、面积或功耗的设计2.数据通路模块的逻辑和系统级优化3.数据通路中功耗与延时的综合考虑设计运算功能块.35.1引言•从全局考虑•把注意力集中在对他们的目标功能影响最大的逻辑门、电路或晶体管上•非关键逻辑采用常规设计设计运算功能块.45.2数字处理器结构中的数据通路•（一）大多数数字电路按功能可分为：（1）数据通路（如加法器、乘法器、移位器）、（2）存储器、（3）控制电路、（4）I/O、（5）互连存储器数据通路控制器I/O构成数字系统结构的基本模块•运算单元-位片式数据通路(加法器,乘法器,移位器,比较器,等.)•存储器-RAM,ROM,缓冲器,移位寄存器•控制电路-有限状态机(PLA,随机逻辑.)-计数器•互连-开关-判断器-总线设计运算能块.5设计运算功能块.6•数据通路常常组织成位片式结构•每一个对一位进行操作——位片式设计运算功能块.7（二）数据通路的特点：（它在很大程度上决定了整个系统的性能）•规整性：（Bit-slice）优化版图•局域性：（时间、空间，算子相邻布置）版图紧凑•正交性：（数据流、控制流）规整的布线•层次化：高位－低位，多位－少位•模块化：包括各种IP模块设计运算功能块.8设计运算功能块.95.3加法器•优化可以在逻辑层或电路层上进行–逻辑层上的优化意在重新安排布尔方程以得到一个速度较快或面积较小的电路–电路层优化则着眼于改变晶体管的尺寸以及电路的拓扑连接来优化速度5.3.1二进制加法器：定义ABCoutSumCin全加器设计运算功能块.10•S和Co的布尔表达式•从实现的角度，把S和Co定义为中间信号G(进位产生)、D(进位取消)和P(进位传播)的函数–重新写为–注意：G和P仅是A和B的函数而与Ci无关iioiiiiiACBCABCABCCBACBACBACBASBAPBADABGiioCPP,GSPCGP,GC进位取消进位取消传播Ci=0传播Ci=1传播Ci=0传播Ci=1进位产生进位产生（2）组合逻辑加法器设计运算功能块.11（2）组合逻辑加法器设计运算功能块.12电路特点该电路的特点：（1）利用Carry-out信号来产生SUM，不用XOR门，在不减慢进位产生的情况下可减少管子数（共28个管子）（2）在“进位产生”与“和位产生”电路中存在很长的串联PMOS管，进位输出信号的负载包括本级的两个扩散电容和驱动下一级的六个栅电容以及布线电容。（3）SUM的比Carry迟产生。（4）使进位路径的延时减到最小是设计高速加法器的主要目标：1.连接Cin的管子（关键路径上的管子）尽可能放在靠近门的输出端2.在这一加法器的进位链中可以利用加法器的反相特性来消除反相门。设计运算功能块.13加法器的反向特性设计运算功能块.14设计运算功能块.15逐位(行波、串行)进位加法器（1）结构：一个N位加法器可以通过把N个一位的全加器电路串联起来构成，第i级的Carry−out用来产生第i+1级的SUM和Carry（2）特点：结构直观简单，运行速度慢，最坏情形下关键路径的•延时：tadder≈(N-1)tcarry+tsum•N位逐位进位加法器的延时正比于加法器的位数N•在设计一个快速逐位进位加法器的全加器单元时，优化tcaary比优化tsum重要得多FAFAFAFAA0B0S0A1B1S1A2B2S2A3B3S3Ci,0Co,0(=Ci,1)Co,1Co,2Co,3逐位(行波、串行)进位加法器（3）优化进位链的方法：同时利用正信号和反信号设计运算功能块.16设计运算功能块.17结构优化：在进位路径中取消反相器–提高速度–利用加法器的反相特性A3FAFAFAEvencellOddcellFAA0B0S0A1B1S1A2B2S2B3S3Ci,0Co,0Co,1Co,3Co,2设计运算功能块.18改进加法器：镜像加法器设计•进位产生电路分析–面积和延时相对减少–取消了进位反相门–门的PDN和PUN网络不再是对偶的iioCPP,GSPCGP,GCBAPBADABG24个晶体管19镜像加法器棍棒图设计运算功能块.20镜像加法器的特点镜像加法的尺寸设计设计运算功能块.21设计运算功能块.22设计运算功能块.23设计运算功能块.24传输门型加法器–特点：它的和与进位输出具有近似的延时ABPCiVDDAAAVDDCiAPABVDDVDDCiCiCoSCiPPPPPSumGenerationCarryGenerationSetupiioCPP,GSPCGP,GC设计运算功能块.25设计运算功能块.26曼彻斯特进位链加法器–增加进位产生和进位消除信号来简化CoGiVDDφφCiPiVDDGiCiPiPiCoDi静态实现，采用进位传播、进位产生和进位消除动态实现，只用进位传播和进位产生信号设计运算功能块.27•用串联的传输管来实现进位链G2C3G3Ci,0P0G1VDDG0P1P2P3C3C2C1C0在预充电阶段（Ø＝0），传输管进位链中的所有中间节点都被预充电到VDD，在求值阶段，当有输入进位且传播信号为PK为高电平，或进位产生信号（GK）为高电平，节点CK放电设计运算功能块.28Pi+1Gi+1CiInverter/SumRowPropagate/GenerateRowPiGiCi-1Ci+1VDDGND•棍棒图数据通道版图由三排组织成位片式的单元组成:计算进位传播信号和进位产生信号由左到右传播进位产生最终的和设计运算功能块.29•加法器进位链在最坏情况下的延时–当所有的Ci=C且Rj=R时，这样一个网络的传播延时等于R1R2R3R4R5进位输出123456C1C2C3C4C5M1M2M3M4M5进位输入或时钟RCNN.RC.tNiNijip2169069011设计运算功能块.30设计运算功能块.315.3.3二进制加法器：逻辑设计考虑加法器速度与位数的线性关系使得采用逐位进位加法器实现长字不现实，需要进行逻辑优化，使加法器tpO(N)•进位旁路加法器(Carrybypass/SkipAdder)•线性进位选择加法器(LinerCarrySelectAdder)•平方根进位加法器(Square-RootCarry-SelectAdder)设计运算功能块.32逻辑设计考虑--进位旁路加法器进位旁路加法器•当BP=P0P1P2P3=1时，进位输入通过旁路晶体管Mb立即送至下一个模块FAFAFAFAP0G1P0G1P2G2P3G3Co,3Co,2Co,1Co,0Ci,0FAFAFAFAP0G1P0G1P2G2P3G3Co,2Co,1Co,0Ci,0Co,3MultiplexerBP=PoP1P2P3因增加旁路而增加的面积很小，但破坏规则的位片式结构设计运算功能块.33Ci,0G2P3P2P1P0G1G0G3BPBPCo,3例11.3曼彻斯特进位链加法器中的进位旁路设计运算功能块.34•计算一个N位加法器的延时–假设整个加法器被划分成(N/M)个等长的旁路级–每一级含有M级CarrypropagationSetupBit0?3SumMbitstsetuptsumCarrypropagationSetupBit4?7SumtbypassCarrypropagationSetupBit8?11SumCarrypropagationSetupBit12?15Sum最坏情况下进位产生于第一位的位置，逐位通过第一个模块，跃过（N/M-2)个旁路级，并且被吸收在最后一位的位置上而不产生输出进位sumcarrybypasscarrysetuppttMtMNMttt11•各部分参数含义：tsetup:形成进位产生信号和进位传播信号所需要的固定时间tcarry:通过一位的传播延时，最坏情况下通过具有M位的一个级进位传播延时为M倍tbypass:通过一级旁路多路开关的传播时间tsum:产生最后一级的“和”所需要的时间设计运算功能块.35sumcarrybypasscarrysetuppttMtMNMttt11设计运算功能块.36•逐位进位加法器和进位旁路加法器的比较Ntp逐位进位加法器进位旁路加法器4..8思考题11.1进位跳跃加法器的延时确定引起一个16位(4*4)进位旁路加法器中最坏情况延时的输入样式。假设tcarry=tsetup=tskip=tsum=1，确定其延时并与一般的逐位进位加法器进行比较。增加进位旁路一般使面积增加10%至20%进位旁路加法器的总进位传播时间仍与位数N成正比，但比例系数较串行进位加法器为小。N较小时，因为旁路的额外开销使采用旁路进位收益不大。一般N在4~8之间采用旁路进位。设计运算功能块.37线性进位选择加法器•预先考虑进位输入两种可能的值，并提前计算出针对这两种可能性的结果。一旦输入进位的确切值已知，正确结果就可以通过一个简单的多路开关级很容易地选出4-bSetup“0”carrypropagation“1”carrypropagation10multiplexerCinCoutSumgenerationP’sG’sC’sA’sB’sS’s用一个最小的延时来完成，但增加硬件开销30%设计运算功能块.38线性进位选择加法器：关键路径01SumGenerationMultiplexer1-Carry0-CarrySetupCi,0Co,3Co,7Co,11Co,15S0?3Bit0?3Bit4?7Bit8?11Bit12?1501SumGenerationMultiplexer1-Carry0-CarrySetupS4?701SumGenerationMultiplexer1-Carry0-Carry0-CarrySetupS8?1101SumGenerationMultiplexer1-CarrySetupS12?15summuxcarrysetupaddttMNMttt39线性进位选择加法器延时•最坏情况下的传播延时tadder=tsetup+Mtcarry+(N/M)tmux+tsum传播延时正比于N，形成这一线性关系的原因是在最坏情形下选择0或1的运算结果模块选择信号仍然必须逐一通过所有级为优化设计，假设全加器和多路开关具有相同的传播延时，等于归一化的值1。在最坏情形下将输入时间信号到达节点的时间标在图上40线性进位选择加法器延时结构Setup0Carry1CarryMultiplexerSumGeneration01Setup0Carry1CarryMultiplexerSumGeneration01Setup0Carry1CarryMultiplexerSumGeneration01Setup0Carry1CarryMultiplexerSumGeneration01Bit0-3Bit4-7Bit8-11Bit12-15S0-3S4-7S8-11S12-15Ci,0(1)(1)(5)(6)(7)(8)(9)(10)(5)(5)(5)(5)设计运算功能块.41平方根进位选择加法器•在该加法器中逐级增加后续各级的位数Setup0Carry1CarryMultiplexerSumGeneration01Setup0Carry1CarryMultiplexerSumGeneration01Setup0Carry1CarryMultiplexerSumGeneration01Setup0Carry1CarryMultiplexerSumGeneration01Bit0-1Bit2-4Bit5-8Bit9-13S0-1S2-4S5-8S9-13Ci,0(4)(5)(6)(7)(1)(1)(3)(4)(5)(6)MuxSumS14-19(7)(8)Bit14-19(9)(3)summuxcarrysetupaddttNMttt2平方