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超高速低压CMOSCML缓冲器和锁存器的设计摘要-一个超高速电流模式逻辑（CML）的综合研究和新型再生CML锁存器的设计将会被说明。首先，提出一种新的设计过程，系统地设计了一个锥形的CML缓冲器链。接下来，将介绍两个高速再生锁存电路，能够在超高速数据速率运行。实验结果表明，这种新的锁存结构相比传统的CML锁存电路在超高频率有更高的性能。它也表明，无论是通过实验以及使用效率的分析模型，为什么CML缓冲器优于CMOS反相器在高速低压的应用。1.引言电信网络传输的数据量迅速增长，最近引起对千兆通信网络的高速电路设计的重视。波分复用（WDM）和时分多路复用（TDM）将是发达国家在下一代传输系统使用的。大量的容量传输实验已经使用每一个通道数据速率为10Gb/s的用于SONETOC-192和40Gb/s的用于SONETOC-768的WDM系统。高速集成电路（IC）技术，具有很高的数据速率，因此用于WDM和TDM系统。纳米CMOS技术的进步已使CMOS集成电路接替砷化镓和InP器件迄今声称的领域。设计一个高速CMOS电路在MOS器件操作非常具有挑战性。在千兆系统块，通信系统需要由利用最少数量有源器件的简单电路来实现。部分在通信收发器处理高速信号的电路块可能要放弃使用pMOS器件，因为它们低劣的单位增益频率。这反过来对超高速电路设计有约束。缓冲器和锁存器是许多有一个通信收发器和一个串行链路的高速块的核心。作为一个千兆通信系统的例子，图1描绘了一个典型的光收发器的框图。前端的电流模式逻辑（CML）的锥形缓冲区链，串行到并行的转换器，时钟和数据恢复（CDR），复用器和解复用器广泛使用高速缓冲器和锁存器。传统的CMOS反相器显示出一些缺点，使得它们不能被广泛使用于高速低压电路。首先，CMOS反相器实质上是一个单端电路。回想一下，在千兆赫的频率范围内，短的片上线充当耦合输电线路。电磁耦合导致了电路中的严重运作失灵，特别是单端电路。此外，在pMOS晶体管中静态CMOS反相器将严重限制电路的最大工作频率。[3]首次推出的CMOS电流模式逻辑风格实施千兆赫MOS自适应管道技术。从那以后被广泛使用，以实现超高速缓冲区[4][5]，锁存器[5]，复用器与解复用器[6]，分频器[7]。比起静态CMOS电路，CML电路可以以较低的信号电压和更高的频率工作在较低的电源电压。但是，CML逻辑风格比起CMOS反相器有更多的静态功率损耗。最近，一直在努力缓解这个缺点[8][9]。尤其是，一种能降低CML缓冲器功耗的技术被用于多阈值CMOS技术（MTCMOS）电路[8]，[8]设计了一个1:82.5Gb/s的解复用器，测试可以节约37%的功率。由于其优越的性能，CML缓冲器是高速应用的最佳选择。因此，需要一个系统的方法来优化设计CML缓冲器CML缓冲器链。本文提出一种系统的CML缓冲器设计的程序，并引入路人两个新的CMOSCML锁存电路。本文组织如下。首先，在第二节中，给出一个简短的静态CMOS反相器的摘要。接着，在第三节中，显示了差分电路的大信号特性。我们将准备学习CMOS缓冲区链的设计（第四节）。第五节讨论锥形CML缓冲区的表现并考虑到设备的不匹配。在第六节，我们说明两个新的能够在0.18mCMOS工艺运行A-GHz时钟信号的CML锁存器。第七节提供各种实验结果，验证设计方法的准确性。最后，第八节提供总结。2.CMOS缓冲器一个传统的静态CMOS缓冲器如图2（a），输入输出曲线如图2（b）。CMOS反相器有许多优点。假设漏电流很小，CMOS反相器的静态功耗是可以忽略不计的。相比任何其他相同的晶体管大小尺寸的单级缓冲器它表现出最大的小信号增益，因此，是数字电路中理想的信号缓冲器。它显示了技术缩放的最佳性能和大的噪声余量。然而，CMOS反相器有大量的缺点，使它在超高速集成电路中很容易受到限制。首先，pMOS晶体管的使用，降低了电路最大工作频率（带宽）。其次，像任何单端电路，CMOS反相器对环境噪声源高度敏感，如电源，接地噪声，衬底噪声和串扰。在CMOS缓冲器的输出电压开关期间，大电流激增使得大型片负载的波动加剧。噪声源和地线导致噪声容限减少，以及所有连接到相同电源和地轨的预驱动器一个更大的传播延时。如图3（a）和（b），显示的是同时驱动8个使用一个2-pF电容片的CMOS反相器的输入输出电压和电源接地反弹噪声。在每个CMOS反相器中nMOS和pMOS设备的门长宽比分别是20m/0.2m和40m/0.2m。和结合线相连以及衬在引脚框的电感被设定为2nH。结合线电阻是1。很明显，其它和噪声源以及地轨相连的CMOS电路受大量不必要的振动的影响，可能导致错误的逻辑转换。实验在排除片上去耦电容对突出电源影响的情况下进行-关闭CMOS驱动器的性能上的接地反弹。3.CML缓冲器CML缓冲器基于差分结构。图4显示了基本的差分结构。末端电流Iss为电路提供了输入独立偏置。使用一对电容的差分电路容易被抵消，比如图4（a）的CD，会消除输入输出通过重叠电容CGD耦合的负面作用。各种CML电路的仿真实验表明，长沟道晶体管模型仍然产生了一个很好的关于这些电路的动态性能的估计值。因为CML电路是一个差分电压摆幅围绕器件阈值电压的低压电路。差分输入变化从负无穷到正无穷，每个差分对的输出节点变化从VDD-RDISS到VDD。图4（b）显示了与差分输入相关的所有输出节点的电压变化。从图4（a）可以看到，考虑到全电流开关发生，最大输出差分电压摆幅Vodm，仅仅是一个漏电阻和尾电流的功能。显然，一个CML缓冲器的最大输出摆幅小于CMOS反相器，这使得这个缓冲区类为低电压的集成电路设计的理想选择。当尾电流开始运作于饱和时，输入共模电平达到最小值。输入共模电平达到最大值，当晶体管在隔断或在截止[10]，Vgs,12是晶体管MN1和MN2共模过驱动电压。同样，共模输出变化从Vdd到Vdd-RdIss/2。共模输出电压由MN1和MN2的阈值电流决定。差分CML缓冲器的优势可以通过观察差分输入信号的大信号响应来理解。假设输入共模电平以（1）中指定的工作范围为界，Vin1和Vin2的小的差别将导致相应的差动电流Id1-Id2，如下：差动电流是输入差分电压的奇函数，因此当电路处于平衡状态时，上式将变为零。此外，差分阶段比单端阶段线性更大，因为排除了输入输出特性的偶次谐波。大信号转导是传输特性的斜率：大信号跨导随输入差分电压变化，如图5所示。当输入差分电压超过一个极限的时候，一个晶体管承载全部电流Iss，从而关闭另一个三极管。输入独立的跨导将导致一个非线性大信号增益，为了简化分析，利用跨导的平均值：注意到Gm,avg是(1/√2)gm,ss，gm,ss是差分对的小信号跨导。使用差分信号的差分对结构对共模波动不敏感，这使得它成为一个比CMOS反相器更好的选择，特别是在低噪声电路设计中，因为噪声主要是作为一个共模成分出现。此外，同相缓冲器能通过一个简单的差分结构实现，而在CMOS反相器中，同相缓冲器由两个反相器级联实现。因此，同相的差分缓冲器具有比CMOS缓冲器低的传播延迟。当且仅当一个完整的电流转换发生时，差分结构像CML缓冲器一样运行。为了确保电流开关完全从差分结构一个边转换到另一边，差分输入电压必须至少是ΔVin,max。4.CML缓冲器设计在CML缓冲器，为了达到最佳的性能，一个完整的电流转换必须发生并且尾电流所产生的电流通过分支。为量化完整的电流转换的基本条件，应该考虑在实践中，CML缓冲器往往带动另一个CML缓冲器（例如，一个锥形缓冲区链），这意味着驱动缓冲器的输出端连接到被驱动缓冲器的输入端，如图6所示。为了满足电流开关的要求，第一个CML缓冲器的电压差必须超过后面的一级：在相同的CML阶段的特殊情况下，结果会获得一个为√2的平衡状态下的最大小信号电压增益的下界Av。此外，负载电阻应该很小以降低RC延迟和提高带宽。为了保证高速运转，nMOS晶体管差分对必须只在饱和运行。为了满足这种要求，在图中所示的电路图4（a）项，第一，输入共模电压必须在指定的时间间隔（1）内;第二，设置一个差分输出的最大允许电平如下：在输出驱动器的特定情况下，高速CML驱动器必须通过接合线和包跟踪推动一个大的片负载。输出驱动器因此必须有一个大的电流驱动能力。这意味着图6中的第二个CML缓冲器的nMOS晶体管一定要大。一个大的晶体管有一个大的栅通道电容，严重降低了传输延迟和前段预驱动级的电压摆幅。要减少预驱动器的传播延迟，介绍位于第一级预驱动器和输出缓冲区之间的锥形缓冲区链。它可以很容易地证明，通过各级的延时相等来获得最小的延时[11]。这是通过逐步扩大所有阶段一个常量因素u来获得。另一方面，在非常高频率的芯片封装接口进行适当建模为输电线路是由负载阻抗终止，这是一个系列的RC电路（参见图7）。该系列负载电阻，Z0，提供高频率的并行匹配终端到接合线。图7显示被N-1级CML驱动和芯片封装以传输线路为模型的输出CML驱动器的原理。芯片接合线具有高Q值的电感。因此，芯片封装接口采用无损传输线是安全的。为了避免潜在的灾难性的传输线效应，如缓慢振荡和传播延迟，接合线使用串联端接源，并在目的地使用并行终端。给予一个明确的输出电压摆幅，和由匹配终端决定的电阻RD，尾电流很容易计算。例如，差分输出电压摆幅为0.4V50线的驱动器需要偏置电流8mA。现在，使用一组限制条件，我们提出设计锥形CML缓冲器链的设计准则，并确定适当的CML缓冲器电路元件值。传播延迟计算使用开路时间常数法[12]。例如，图4（a）中简单的低电压差分阶段的延迟。高速CML缓冲器不同的HSPICE仿真结果表明，由开路时间常数方法得到的延时在实际模拟的10％以内。最大限度地降低CML缓冲器的整体传播延迟将使整体运作频率显著增加。对一个缓慢变化的输入信号，增加了小信号电压增益，将进一步降低输出瞬态变化和输出的过渡时间。在一个锥形的CML缓冲器中，为了达到一个恒定的电压摆幅，晶体管的尺寸缩小而漏电阻按恒定比例因子缩放。这将导出一个事实，缓冲器链的各级的小信号电压增益是相同的：结果，（5）和（7）给我们提供了平衡状态下的最大的小信号电压增益的下界是最后一个输出CML缓冲器的漏电阻Rdn由阻抗匹配接合线特点的系列阻抗决定。最后一级驱动器的Issn通过使用输出差分电压幅摆和Rd计算。最后一级CML驱动器中唯一剩下的参数是源耦合晶体管对的W/L，可以从最后一级CML缓冲器利用常规的模式分析获得。如果共模输入电压在（1）允许的范围中，那么尾电流将同样可分为两个分支的差分阶段，Vink,cm是缓冲器链中第k个驱动器的共模输入电压。Vink,cm由前一级的输出共模电压决定。（9）中的不相等保证了尾电流在饱和区。考虑到有差分电压常量摆幅的缓冲器链，第k个CML缓冲器的晶体管对的最大的W/L可以通过（10）计算：在（10）中，RdIss是一个CML缓冲器链的差分输出幅摆常量。如上所述，在CML缓冲器链中，最低延时可以通过除以同样多的各级的延时获得。然而，问题是需要多少缓冲器来达到最佳的延时。要回答这个问题，要首先推导CML缓冲器链中一个任意选择的CML阶段的传播延时。图8显示了一个N阶结构中第k阶通过电容驱动另一个CML有利于延时的计算。图8中共同节点Sk+1与电压变化[10]相比经历了双频率变化。第k+1阶的门终端输入电容比门源电容Ggs,k+1略小。忽略CMOS器件的通道长度，并假设第k+1阶的门终端具有完全差分电压，各个门终端的电流-电压关系为：方程（11）指出，差分对的大信号输入阻抗可以使用非线性的依赖电压的有效电容定义。这种有效的输入电容的值是输入电压的功能，从而随时间变化的。假设振幅为Vin,max的正弦输入，这种有效的电容的时间平均计算公式如下：事实上，它很容易表明第k+1阶的输入门终端的输入电容小于Cgs,k+1。这突出了在高频率时差分对与静态CMOS反相器相比的优势。第k阶的50%延时是：作为一个概括的单级延迟计算，考虑一个使用特性阻抗为Z0的无损传输线的CML缓冲区链。假设最后一级