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多功能数字钟设计报告1多功能数字钟设计摘要：利用QuartusII软件采用模块化设计方法设计一个数字钟。通过原理图输入进行设计，取代VHDL语言设计。软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。实现并充分领略硬件设计软件化的精髓。关键词：软件;数字钟;模块化;VHDL;可编程;硬件Abstract:UsingtheQuartusIIsoftwaredesignadigitalbellwiththeblockingmethod.ThedesigntakestheorydrawinginsteadofVHDLlanguage.Afteremluatinganddebugingsuccessfully,translateandeditthecode.Then,downloadtheresulttotheprogrammableSmartSOPCsystemandtestitinhardware.Realizingthesoulofdesigninghardwarebysoftware.Keywords:software;digitalbell;blockingmethod;VHDL;programmable;hardware目录一、设计内容简介……………………………………………………………………2二、设计要求…………………………………………………………………………2三、方案论证（整体电路设计原理）…………………………………………………2四、子模块设计原理4.0脉冲产生电路……………………………………………………………54.1计时电路…………………………………………………………………84.2显示电路………………………………………………………………124.3保持电路………………………………………………………………144.4清零电路………………………………………………………………144.5校分电路………………………………………………………………154.6校时电路………………………………………………………………154.7整点报时电路…………………………………………………………164.8闹钟设定电路…………………………………………………………174.9音乐产生电路…………………………………………………………184.10闹钟报时电路………………………………………………………234.11闹铃关闭电路………………………………………………………244.12星期调整电路………………………………………………………254.13电路总图……………………………………………………………26五、实验中遇到问题及解决方法……………………………………………………27六、结论………………………………………………………………………………29七、实验心得…………………………………………………………………………29八、参考文献…………………………………………………………………………30一、设计内容简介多功能数字钟设计报告2设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。我们设计的电路在具有基本功能的基础上，增加了下列功能：整点报时、闹钟设置、彩铃和星期显示调节功能。二、设计要求2.0基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；2.1提高部分要求1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”,59’55”,59’57”时报时频率为512Hz，59’59”时报时频率为1KHz）；2、闹表设定功能；三、方案论证本实验在实现实验基本功能的基础上，加入了整点报时、闹钟设置、彩铃和星期显示调节功能。图1为实验功能方框图：多功能数字钟设计报告3显示译码电路计时电路整点报时电路脉冲产生电路校分电路校时电路保持电路闹钟报时电路闹钟设定电路清零电路星期调整电路闹铃关闭电路音乐产生电路图1实验方框图数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,2KHz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（6个用于显示时分秒，一个显示星期），所以通过4个7选一MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有多功能数字钟设计报告4恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。闹钟设定功能。闹钟只设定时和分，基本模块与正常计时电路里的校时校分电路相同。本实验中为节省按键，闹钟时间调节键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调节时间按键互不影响，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响，且此时7段显示码显示的是闹钟时间；恢复使能键后校分校时键用于对数字钟进行时间调节，对设定的闹钟时间没有影响。音乐产生电路。本实验中音乐是《欢乐颂》的前半部分，共32个节拍，5个音频。32个5个音频的频率由分频器产生，32个节拍需按照顺序产生，且要能够循环。因此用译码器循环按序选取音频，所以需要一个模5循环计数器和一个5-32译码器。译码选中位与所需的音频相与之后送入蜂鸣器产生音乐效果。闹钟报时功能。在计时电路走到设定的时间时闹铃报时功能会被启动，通过与音乐产生电路进行逻辑组合，使得在达到闹铃时，发出音乐声。闹铃关闭功能。考虑到实际情况，希望闹铃声可以被关闭，同时在关闭闹铃键恢复后，闹铃不再响，但是在下一次闹铃时间来临时闹铃可以继续工作。实验中实现此功能的需要一个触发器来实现。星期设定电路功能。星期显示功能由模7计数器构成，1~6时为顺序计数，星期日显示为8，即从6跳过7直接进入8，然后再由8进入1。由此可见，需要设定这样一个计数器：在一次循环计数过程中，要有两次置位，且两次所置数有所不同。四、子模块设计原理多功能数字钟设计报告54.0脉冲产生电路原理实验板上振荡源为48MHz，为获得秒脉冲信号和报时电路中需要的音频，需要对该振荡源进行分频处理。处理的过程示意如下：图2脉冲产生方框图4.0.12分频电路2分频电路是通过将D触发器的Q端与D端接在一起就可以从Q端得到触发器触发信号的2分频信号，电路图如下：Q1OUTPUTCLRNDPRNQDFFinst18VCCVCCNOTinst21VCCCPINPUT图32分频电路4.0.23分频电路3分频电路是通过74160用置数法实现。其输出端DCBAQQQQ按照如下方式48MHz3分频8分频1000分频2分频2KHz1KHz1000分频2分频1Hz多功能数字钟设计报告6循环计数时就可以对其输入的脉冲进行3分频，输出信号由BQ直接引出。图43分频电路状态图74160置数端为低电平有效，所以将BQ作为置数信号的输入。3分频电路图如下：VCCCPINPUTQOUTPUTCOUNTERCLKENTABCDLDNENPCLRNQDQAQBQCRCO74160instGNDVCCNOTinst8图53分频电路封装的子模块图为：CPQfinst18图63分频电路封装图4.0.38分频电路8分频电路通过将3个2分频串联实现。把三个D触发器按照如下方式串联起来，将得到一个触发信号的8分频信号。8分频电路图如下：VCCCPINPUTQOUTPUTCLRNDPRNQDFFinstVCCVCCCLRNDPRNQDFFinst10VCCVCCCLRNDPRNQDFFinst12VCCVCCNOTinst15NOTinst16NOTinst17000000010010多功能数字钟设计报告7图78分频电路图将3分频和8分频电路串联可构成24分频电路，电路图如下：VCCCPINPUTQOUTPUTCLRNDPRNQDFFinstVCCVCCCPQfinst8CLRNDPRNQDFFinst10VCCVCCCLRNDPRNQDFFinst12VCCVCCNOTinst15NOTinst16NOTinst17图824分频电路图封装成子模块如下图：CPQ24inst图924分频电路封装图4.0.41000分频电路1000分频电路通过3个计数器74161串联实现。首先获得10分频电路，在DCBAQQQQ=1111时置数，置位信号用COR，使计数器按如下方式进行循环：图1010分频电路状态图为了获得占空比接近1：1的输出信号，将CQ端作为输出，占空比为6：4。电路图如下：0110100001111001101010111100110111101111多功能数字钟设计报告8VCCCPINPUTCOUNTERCLRNCLKENPLDNADENTBCQDQCQBQARCO74161instNOTinst2GNDVCC1图1110分频电路将3个10分频进行串联即可获得1000分频的分频器。电路图如下：VCCCPINPUTQOUTPUTCOUNTERCLRNCLKENPLDNADENTBCQDQCQBQARCO74161instNOTinst2GNDVCCCOUNTERCLRNCLKENPLDNADENTBCQDQCQBQARCO74161inst5NOTinst6GNDVCCCOUNTERCLRNCLKENPLDNADENTBCQDQCQBQARCO74161inst9NOTinst10GNDVCC1122图121000分频电路图封装成子模块如下：CPQ1000inst2图131000分频电路封装图最终将各种分频获得的信号输出端封装在一个总的模块内，输入信号频率48MHz，输出三个频率信号，分别是1Hz,1KHz,2KHz.封装的模块如下：CPQ1hzQ1khzQ2khzOUTinst18图14分频电路封装图4.1计时电路时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要多功能数字钟设计报告9对秒进位信号进行计数从而产生分，对分进位信号进行计数产生时信号。秒和分均为60进制，时为24进制，所以需要有模60和模24计数器。计时电路示意如下：图15计时电路示意图模60计数器由两个74160构成，考虑用74160而不用74161的原因是74160为8421BCD方式计数，将计数信号送进74