频率综合器

西安交通大学微电子研究所射频微电子学西安交通大学·电子与信息工程学院微电子学系张鸿陈贵灿[e-mail]第10章频率综合器西安交通大学微电子研究所Ch.10SYN:2of43本章内容‰锁相环基本原理‰鉴频鉴相器和电荷泵PLL‰频率合成简述西安交通大学微电子研究所Ch.10SYN:3of43概述„压控振荡器的输出频率需要精确控制„数字电路的时钟频率„收发机信道的切换需要精确的本振频率„频率的精确控制需要引入反馈„类似于运算放大器的反馈„锁相环（Phase-LockedLoop,PLL）是最经典的频率控制系统„PLL的指标„相噪声„锁定时间„杂波抑制比西安交通大学微电子研究所Ch.10SYN:4of43PLL的结构„与所有反馈控制系统一样，PLL系统中必然包含一个VCO作为执行元件，其输出反馈到误差检测电路的输入端，检测元件根据频率误差输出一个控制电压，使VCO最终锁定在正确的频率上„由于PLL反馈的信号通常是方波，大多数电路工作在开关状态，是典型的非线性系统。„精确分析PLL的系统特性是比较困难的。在PLL锁定时，可以近似认为是一个线性系统，简化分析。„PLL的分析通常采用振荡信号的相位作为自变量西安交通大学微电子研究所Ch.10SYN:5of43„振荡信号的相位„频率越高，相位积累越快ddtφω=0dtφωφ=+∫1sin()tω2sin()tω西安交通大学微电子研究所Ch.10SYN:6of43„鉴相器（PD）—相位误差检测单元„平均输出电压与两个输入信号的相位成正比，增益为KPD„最简单的鉴相器：异或门„输入输出特性：outPDVKφ=⋅Δ西安交通大学微电子研究所Ch.10SYN:7of43基本PLL结构„用PD和VCO组成负反馈系统使输出信号的相位与输入信号（Vin，参考时钟频率）的相位对齐，达到频率精确相等„锁定条件„输入输出信号的相位差达到一个很小的值且不随时间变化inoutdddtdtφφ−=0加入低通滤波器滤除VPD中的高次谐波，取出均值inoutφφ−=常数inoutωω=西安交通大学微电子研究所Ch.10SYN:8of43PLL的定性分析„定情况下的锁相环波形„相位误差计算„假定锁定后，输入输出频率ω1，则VCO的控制电压V1„此时，鉴相器必须产生相差φ0101VCOVKωω−=01/PDVKφ=100PDVCOKKωωφ−=输入频率变化会引起相位误差变化误差随KPD和KVCO的增大而减小西安交通大学微电子研究所Ch.10SYN:9of43锁定情况下的瞬变过程„输入信号相位发生阶跃„VCO的频率升高，快速积累相位，随后再降低到初始值西安交通大学微电子研究所Ch.10SYN:10of43„输入信号频率发生阶跃„VCO的频率缓变，最终赶上输入信号西安交通大学微电子研究所Ch.10SYN:11of43锁相环的动态分析„在锁定的附近，可以认为锁相环是线性系统，建立传输函数振荡信号的相位„VCO的数学模型„考虑由于Vcont引起的相位变化（称为剩余相位φex）0outVCOcontKVωω=+000()cos()cos()outmoutmVCOcontVtVdtVKVdtωφωφ=+=++∫∫exVCOcontKVdtφ=∫()exVCOcontKsVsφ=拉普拉斯变换西安交通大学微电子研究所Ch.10SYN:12of43„环路滤波器的传输函数„一阶RC低通滤波器„线性化模型„开环传输函数11()11/RCHssRCsω==++()1()()1/outVCOPDopeninRCsKHsKsssωΦ==Φ+开环传输函数在ω=0处有一个极点，称为I型锁相环西安交通大学微电子研究所Ch.10SYN:13of43„定义环路增益„闭环传输函数为将H(s)写成标准的2阶系统传递函数形式其中自然角频率(naturalfrequency)为:阻尼系数(dampingfactor)为：2closed()()()/1outinRCsKHssssωΦ==Φ++ωn和ξ存在相互影响，无法单独设计西安交通大学微电子研究所Ch.10SYN:14of43不同阻尼系数所对应的频率响应如图所示，注意这里的频率是指信号相位的变化频率，区别于信号的真实频率。西安交通大学微电子研究所Ch.10SYN:15of43„当输入信号频率变化Δω时，相位差的变化情况定义相位误差传递函数:输入为Δω的阶跃，对应的其稳态解为(终值定理)222()()()2()1()()()2einoutneininnnsssssHsHsssssξωξωωΦΦ−Φ+===−=ΦΦ++2()inssωΔΦ=与定性分析的结果一致西安交通大学微电子研究所Ch.10SYN:16of43„瞬态分析„闭环传输函数的两个极点„当ξ1时，两个极点都是实数，过阻尼，稳定时间很长„当ξ1时,两个极点为共轭复数，参考频率存在频率阶跃Δωu(t)时，系统的瞬态响应为„输出频率稳定前存在衰减振荡，衰减因子为„增大ωRC可以加快PLL的锁定，但不利于抑制控制电压的谐波（简单锁相环的最大缺陷）。/2nRCξωω=西安交通大学微电子研究所Ch.10SYN:17of43„输入信号频率阶跃变化Δω时鉴相器输出的瞬态响应„ξ越小，稳定性越差西安交通大学微电子研究所Ch.10SYN:18of43„I型锁相环开环传输函数波特图分析„增大开环增益K可以降低相位误差，但是相位裕度降低，稳定性变差（印证了ξ减小）()1/VCOPDopenRCKKHsssω=+西安交通大学微电子研究所Ch.10SYN:19of43I型锁相环的缺点„ξ与ωRC、K之间的关系存在较大的折衷，也就是锁定时间、稳定性与相位误差之间的折衷。„K值增大，相位误差小，但ξ也减小，稳定时间变长„ωRC值增大，可以加速锁定，但是杂散增加„捕获范围有限„鉴相器的线性范围太小„只有在输入频率与输出频率差较小的时候，才能锁定，一般要求ωin−ωout略小于ωRC„虽然输入频率可以很准确，但VCO的中心频率受工艺的影响很大，很难保证环路锁定„提高捕获范围的途径Æ鉴频鉴相器西安交通大学微电子研究所Ch.10SYN:20of43鉴频鉴相器和电荷泵PLL„鉴频鉴相器（PFD）„当两信号存在较大频率误差时，实现鉴频功能，快速调整VCO的频率；频率接近时，实现鉴相功能，使频率精确相等。大大缩短锁定时间西安交通大学微电子研究所Ch.10SYN:21of43„PFD需要两路输出QA和QB：»当ωrωO，QA有输出，QB为0»当ωrωO，QA为0，QB有输出»当ωr=ωO，PFD成为PD，QA和QB的输出取决于信号相位差这等效为下面的状态图：西安交通大学微电子研究所Ch.10SYN:22of43PFD的电路实现西安交通大学微电子研究所Ch.10SYN:23of43„PFD的输入-输出特性„QA和QB的均值的差作为输出„鉴相范围为-2π~2π西安交通大学微电子研究所Ch.10SYN:24of43„电荷泵(ChargePump)PFD通常并不输出到传统的环路滤波器，而是控制一个电荷泵(ChargePump)的充放电，进而控制VCO频率。只要存在微小的相差，输出电压就不断积累西安交通大学微电子研究所Ch.10SYN:25of43基本的电荷泵PLL只要有相位差，Vcont就会不断增加，所以锁定时相位差必须为0，区别于I型锁相环西安交通大学微电子研究所Ch.10SYN:26of43电荷泵PLL的动态分析„CP+PFD的传输函数„电荷泵的充放电电流为IP，在锁定情况下，输入信号产生一个相位阶跃φ0，也就是Δφ=φ0u(t),„冲激响应(阶跃响应的微分)„拉普拉斯变换得到传输函数0()()2PoutPIVttutCφπ=0()()2PPIhtutCφπ=1()2PPIHsCsπ=类似于一个积分器西安交通大学微电子研究所Ch.10SYN:27of43电荷泵PLL的动态分析„CPPLL的线性模型„系统的开环传输函数„闭环传输函数open22()2VCOPPVCOPPKICHsKIsCππ=+零频处有两个极点，称为II型PLL2open()2VCOPPKIHsCsπ=存在两个虚数极点，系统不稳定西安交通大学微电子研究所Ch.10SYN:28of43„用开环传输函数的波特图分析稳定性„相位裕度为0，系统不稳定„解决办法：„在开环传输函数中加入零点2open()2VCOPPKIHsCsπ=西安交通大学微电子研究所Ch.10SYN:29of43„改进的CPPLL„串联电阻，产生零点使环路稳定2open1(()2)VCOPPPRsCKHssIπ=+IPKVCO增大，相位裕度增加，更加稳定，与I型PLL截然相反西安交通大学微电子研究所Ch.10SYN:30of43改进后的闭环传输函数2222(1)(1/)2()222PVCOPPnzPPVCOPVCOnnPPIKsRCsCHsIKIKssssRCωωπωξωππ++==++++2PnVCOPIKCωπ=22PPPVCORICKξπ=1/()zPPRCω=ωn增加，有利于加快PLL的锁定速度，但是过大的ωn将使环路不稳定。通常使ωn小于参考信号频率的1/10，也就是(ωn/2π)(fref/10)西安交通大学微电子研究所Ch.10SYN:31of43„加入电阻使系统更加稳定，但是每次开关充放电时，控制电压上将会有很大的跳动，还要加入一个附加的电容，滤除波动„加入并联电容C2后，环路变成3阶系统，稳定性降低。但是只要保证CP是C2的5倍到10倍，闭环系统的时间和频率响应就相对保持不变西安交通大学微电子研究所Ch.10SYN:32of43CPPLL的非理想因素„“死区”问题„PFD中门电路的延时使得即使相位差为0，QA和QB也会出现短的重合脉冲。但是如果重合脉冲过短，寄生电容将会使得QA，QB达不到高电平而无法开启电流源，出现死区„死区的存在，使锁相环对相位变化不敏感，相噪声加大„增加重合脉冲的宽度，有助于消除“死区”西安交通大学微电子研究所Ch.10SYN:33of43„QA、QB输出到CP的延时不等，致使重合脉冲产生净电流，干扰PLL的信号周期，„插入常通传输门进行修正西安交通大学微电子研究所Ch.10SYN:34of43„上下电流源失配也会产生净误差电流，使控制电压的波动，出现频率错误或相位抖动西安交通大学微电子研究所Ch.10SYN:35of43CPPLL的相噪声„参考时钟相位噪声贡献„低通特性„VCO的相噪声贡献„高通特性222(1/)()2nznnsHsssωωωξω+=++西安交通大学微电子研究所Ch.10SYN:36of43典型PLL的相噪声曲线„低频处由参考时钟以及分频器决定，而高频由VCO决定„PLL结构有效地抑制了VCO的近频相噪声，有噪声整形作用西安交通大学微电子研究所Ch.10SYN:37of43频率合成简述„分频的作用„输出信号经分频以后与输入参考信号进行鉴相，锁定时有因此改变分频比N即可获得不同的输出频率，这与正相运放反馈放大器的原理相同西安交通大学微电子研究所Ch.10SYN:38of43„整数分频(Integer-N)频率合成器„总分频比M=S(N+1)+(P−S)N=PN+S„可以实现参考频率的整数倍倍频„要求参考频率等于信道间隔„使PLL的带宽受到信道间隔的限制，不能任意增大。环路带宽过小，锁定时间过长，且不利于抑制VCO的噪声西安交通大学微电子研究所Ch.10SYN:39of43„分数分频(Fractional-N)频率合成器解决整数N型结构带宽受限的问题用平均频率实现小数分频„如果输出信号频率在前9个参考信号周期中被10分频，在第10个周期中被11分频，那么10个参考信号周期中fo共变化了9×10+1×11=101个周期，即平均分频比为10.1。如果fr=1MHz，那么fo=10.1MHz西安交通大学微电子研究所Ch.10SYN:40of43„分数-N分频器的优缺点„优点：参考频率可以很大，以增大PLL的带宽„缺点：分频不连续，在输出频谱中出现分数杂散频率„用∑-Δ调制器解决分