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FET管是由一大群小FET在硅片上并联的大规模集成功率开关。每个小FET叫胞，每个胞的电流并不大，只有百毫安级。设计师采用蚂蚁捍树的办法；多多的数量FET并联；达到开关大电流。也就是同样大小硅片和耐压下；胞越多；允许电流越大。益于多胞结构；FET的寄生二极管拥有了耐受电压击穿的能力。即所谓的雪崩耐量。在数据表中；以EAR（可重复雪崩耐量）和EAS（单次雪崩耐量）表示。它表征了FET抗电压（过压）冲击的能力。因此；许多小功率反激电源可以不用RCD吸收，FET自己吸收就够了。用在过压比较严重的场合，这点要千万注意！大的雪崩耐受力；能提高系统的可靠性！FET的这个能力和电压；终身不会改变！每个胞的原理结构如图示红色指示的是FET开关的沟道，蓝色的是寄生的体二极管。下面是Drain极（漏极）上面是Sourse极（源极）。平时；FET是关断的。当栅上加正压时；在邻近栅的位置；会吸引许多电子。这样；邻近的P型半导体就变成了N型；形成了连接两个N区的通道（N沟道），FET就通了。显然；FET的耐压越高；沟道越长；电阻越大。这就是高压FET的RDSON大的原因所以；功率FET，常被等效为：场效应晶体管（FieldEffectTransistor缩写(FET)）简称场效应管.由多数载流子参与导电,也称为单极型晶体管.它属于电压控制型半导体器件.有3个极性，栅极，漏极，源极，它的特点是栅极的内阻极高，采用二氧化硅材料的可以达到几百兆欧，属于电压控制型器件.具有输入电阻高、噪声小、功耗低、动态范围大、易于集成、没有二次击穿现象、安全工作区域宽等优点,现已成为双极型晶体管和功率晶体管的强大竞争者.按结构场效应管分为：结型场效应（简称JFET）、绝缘栅场效应(简称MOSFET)两大类按沟道材料:结型和绝缘栅型各分N沟道和P沟道两种.按导电方式:耗尽型与增强型,结型场效应管均为耗尽型,绝缘栅型场效应管既有耗尽型的,也有增强型的。场效应晶体管可分为结场效应晶体管和MOS场效应晶体管,而MOS场效应晶体管又分为N沟耗尽型和增强型;P沟耗尽型和增强型四大类场效应管的主要参数Idss—饱和漏源电流.是指结型或耗尽型绝缘栅场效应管中,栅极电压UGS=0时的漏源电流.Up—夹断电压.是指结型或耗尽型绝缘栅场效应管中,使漏源间刚截止时的栅极电压.Ut—开启电压.是指增强型绝缘栅场效管中,使漏源间刚导通时的栅极电压.gM—跨导.是表示栅源电压UGS—对漏极电流ID的控制能力,即漏极电流ID变化量与栅源电压UGS变化量的比值.gM是衡量场效应管放大能力的重要参数.BVDS—漏源击穿电压.是指栅源电压UGS一定时,场效应管正常工作所能承受的最大漏源电压.这是一项极限参数,加在场效应管上的工作电压必须小于BVDS.PDSM—最大耗散功率,也是一项极限参数,是指场效应管性能不变坏时所允许的最大漏源耗散功率.使用时,场效应管实际功耗应小于PDSM并留有一定余量.IDSM—最大漏源电流.是一项极限参数,是指场效应管正常工作时,漏源间所允许通过的最大电流.场效应管的工作电流不应超过IDSM场效应管是电压控制元件,而晶体管是电流控制元件.在只允许从信号源取较少电流的情况下,应选用场效应管;而在信号电压较低,又允许从信号源取较多电流的条件下,应选用晶体管.场效应管是利用多数载流子导电,所以称之为单极型器件,而晶体管是即有多数载流子,也利用少数载流子导电,被称之为双极型器件.有些场效应管的源极和漏极可以互换使用,栅压也可正可负,灵活性比晶体管好.场效应管能在很小电流和很低电压的条件下工作,而且它的制造工艺可以很方便地把很多场效应管集成在一块硅片上,因此场效应管在大规模集成电路中得到了广泛的应用.MOSFET是FET大家属里的一员。由于功率开关电路里；基本上只用MOSFET，在不致混摇下；一般就直接叫FET了。FET是实实在在的物质构成的；里面有导体/半导体/绝缘体。这些物质的相互搭配；做成了FET。那么；任何两个绝缘的导体，自然构成了物理电容——寄生电容。红色的就是DS间的寄生电容Coss。蓝色的就是密勒电容Cgd。黑色的就是栅原电容Cgs。Cgd+Cgs=Ciss——输入电容Coss——输出电容虽然都是电容，可是；有着本质的区别。Cgd/Cds的绝缘层里有PN结！Cgs里基本没这东西！Cgd/Cds容量大小是变的！而且；变得还很变态！所以；Cgd/Cds在理论上存在，在数据表中也有所列。在微变等效中也可以作为参量计算分析，但；也仅在线性放大里的微变等效分析中有所使用。在开关过程的工程分析中，变态的变化导致只能用电荷量这个值来衡量。Qgd就是Cdg储存的电荷量（弥勒电荷），Qds是Cds储存电荷量。下面；分析这些电荷在开/关状态下，是如何影响FET工作的。FET静态关断时，Cgd/Cgs充电状态如图示：栅电压为零，Qgs=0。Qgd被充满，Vgd=Vds。注：由于Cds通常和其它杂散电容并联在一起；共同对电源施加影响，因此；这里暂时不做分析。问题将在后面和杂散参数一起一并讨论。给FET的栅极施加正脉冲。由于Cgd在承受正压时，电容量非常小（Cgd虽然小；但是Qgd=Cgd*Ugd，Qgd仍然是很大的），Cgs远大于Cgd。因此；脉冲初期，驱动脉冲主要为Cgs充电，直到FET开始开启为止。开启时；FET的栅电压就是门槛电压Vth。大多数情况下；栅电压达到Vth前，只有很小的电流流过FET。FET一直处于关断状态。当FET栅电压达到Vth，FET开始导电。无论负载在漏极还是在源极，都将因有电流流过而承受部分或全部电压。这样FET将经历由阻断状态时承受全部电压逐渐变到短路而几乎没有电压降落为止的过程。这个过程中，Cgd同步经历了放电过程。放电电流为I=Qgd/ton。Igd——密勒电流分流了FET的驱动电流！使得FET的栅电压上升变缓。弥勒电荷越大；这个斜坡越长。弥勒电荷不仅和器件有关还和漏极电压有关。一般；电压越高；电荷量越大。假设我给GS反并联一个二极管那弥勒电流不是可以很快释放，那开关速度不是提高了？弥勒电流的的放电回路不经过驱动电阻了，这样应该好一点，那样我们就不用担心驱动电阻太小导致的震铃，而且我觉得震铃的原因就是这个弥勒效应把弥勒电容放大N倍，好主意！只是现在的电路都把栅电阻设计成了必由之路。振铃可能是多种原因造成的。其种之一是当开关足够快时；负载的电感效应被放大，在开或关的线性时间区，使系统满足了三点振荡要求。祢勒电流是过驱动电阻的。仔细读一遍这个贴子吧。图已经基本上标清楚了。所有状态都是带电稳定后的过程形式。FET在“OFF时；Cgd是在当时状态下充满电的。弥勒电容是D与G之间的电容，FET的栅电压达到Vth后；电流流过FET的沟道，此时；FET工作在线性区。FET视在斜率随Id大小变化而变。但；从Vg、Id的变化量看，两者之比就是FET跨到S。即S=(Id2-Id1)/(Vgs2-Vgs1)。由于在FET开的过程中，栅电压变缓，是弥勒电容分流引起的，所以；也叫弥勒效应区。因此；在断续反激电源里，弥勒效应区的栅电压斜率基本不变。而正激、半/全桥等；斜率随负载而变。提问：既然在正激半/全桥电路里；弥勒效应区的栅电压斜率随负载电流而变。那么；1）为啥在断续的反激电路里；它会不变？2）斜率变了；这个斜坡时间是变长了？还是短了？还是不变？期待你的参与！谢谢！：因为这时的D极电流也是从零斜坡上升的反激电源断续时；每次变压器（负载）电流初始状态都是“0”！负载电流的斜坡要比栅电压远远的缓多了！您好！我感觉和ID没有太大关系，主要与开关MOS的VDS变化有关。上面给出的图，是理想情况下，而电源系统中有变压器与MOS串联情况比较复杂。反激电源断续情况下，变压器两端的电压基本上是线性增大的，一直接近VIN。其他的拓扑以及反激电源连续情况下，MOS开启的瞬间，变压器两端几乎一下子被钳位到VO*N。N为变压器匝比。我是这样想的，不知道对不。正激、半/全桥等；斜率随负载而变。应该是随着负载的增大斜率增大！。因为负载重时：MOS导通瞬间的ID2-ID1增大。所以；在开关电源里，驱动脉冲沿略微的抖动是正常的。但是；弥勒效应时间基本不变。弥勒效应时间（开关时间）ton/off=Qgd/Ig注：1）Ig指FET的栅驱动电流。FET“ON”Ig=（Vb-Vth）/Rg2）Vb：稳态栅驱动电压您好！弱弱地问？抖动是什么引起的！谢谢！电压和负载波动，电压是指主要是交流整流成直流后的纹波。对于开环电源/逆变电源讲；这个现象比较明显。我最近就正在开环调试一个全桥电路，遇到了您这里所讲的Vgs抖动的问题，实验波形如上图所示。发现当输入电压升高，负载加大时Vgs就会出现一个明显的跌落，不知是不是您这里所说的抖动的现象，如果不是您觉得是什么问题引起的呢？谢谢了！全桥电路中MOSFET我是用高速光耦HCPL3120来直接进行驱动的，MOSFET采用的是英飞凌的47N60C3。这是引线电感效应引起的震铃现象。需要用电容退耦解决。麻烦您能说得详细些吗？在哪里加入电容来解决这个振铃现象呢？我的供电电源引线确实拉的很长，应该就是这个引入了较大的引线电感吧。高端FET的漏极和低边FET的源极这两点间加一高频无感电容。谢谢您的建议，我这就去试试。另外我把引线缩短，稍微增大点门极驱动电阻也应该是有效的吧？有效！我的变压器驱动的半桥也有Vgs抖动，但半桥没加高压时Vgs的波形很好，加电压后Vgs就有抖动。像你上面说的，我加了0.33u电容退耦也没多大效果,我是直接焊在MOS管的脚上.你是如何测到的波形？这个是下桥臂的，因为上桥臂是另一个绕组，所以上桥臂的波形是和这个的负方向的一样的从图上看；是变压器漏感和FET的栅电容谐振了。但是目前还是可用的。但不知是MOS管还是主变压器，有很大的叫声。有什么办法解决吗？另外；高低边共用一个驱动变压器时；由于互耦的原因，也会出现这现象。想问一下，为什么半桥上没加电时，波形很好呢？由于弥勒效应的作用；会使栅电容突变而使电路出现扰动。这在不加压时是没有的。变压器每个绕组间还有寄生电容。高速开关时的方波也会被互相耦合。PCB线的相互干扰也是一种可能。这些原因都会导致振铃出现。老师您好，麻烦您帮忙看看我的电路的问题。主电路是全桥主电路，3和4是一个桥臂，1和2是一个桥臂，其中1和3是上管。现在主要是只有Q3的驱动波形，在输入电压加至50V以上的时候会出现掉坑的现象（如下图中3通道为Q3的驱动波形），并且在输入电压至100V以上时Q3和Q4的漏极和源极间电压也会掉下来（第二个图中1通道为变压器原边电压，通道2、3、4分别为Q2Q3Q4的漏源极电压波形）。我采用的是3120进行驱动的隔离，经检查发现在Q3驱动掉坑时辅助源+15V的电压并没有受到影响，并且换辅助源也没用，应该排除驱动功率不够的问题，现在辅助源的接线也很短，并且在上管的漏极和下管的源极上直接并了一个去耦的电容。麻烦您给看一下，万谢！！~~这是我的驱动侧电路，现在是用TL494产生的占空比信号然后经过反相器HER4069，4个3120进行隔离，使用三路15V的辅助源供电下面是主电路我分析是不是2管和3管没有同时开通，3先开然后2开通的时候对3管造成了影响。下面这个图2和3通道时2管和3管的驱动另外在3管的驱动发生掉坑时测量了3120的2脚波形，494产生的占空比信号并没有掉坑，整个3120的周边信号中（2脚，辅助源，494出来的PWM信号）只有3120的6脚出来的驱动信号是掉坑的。换个驱动器试试3120在60V以上工作时；的确会发生信号阻塞问题。要么降压；奥么换IC。【这个我好像碰到过跟pcb有很大的关系【最后在mosfet的管脚上装了磁珠有所改善另外在3管的驱动发生掉坑时测量了3120的2脚波形，494产生的占空比信号并没有掉坑，整个3120的周边信号中（2脚，辅助源，494出来的PWM信号）只有3120的6脚出来的驱动信号是掉坑的。请问您能解释的清楚一些吗？可以用那些方法改善这种情况呢换个驱动器试试的Buck半桥自举驱动也出现了这个问题，