异步时序逻辑电路

第六章异步时序逻辑电路6.1异步时序逻辑电路的特点和分类6.1.1特点1、电路不存在统一的时钟脉冲；2、电路状态的改变，直接依赖于输入信号的变化；6.1.2分类1、根据输入信号的形式（1）脉冲型（2）电平型2、根据输出信号的依从关系（1）Mealy型（2）Moore型6.2（脉冲）异步时序逻辑电路6.2.1脉冲异步时序逻辑电路的结构模型引起触发器状态变化的脉冲信号是由输入端直接提供的。脉冲信号的约束条件：（1）输入脉冲的宽度必须保证触发器可靠翻转;（2）输入脉冲的间隔必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来;（3）不允许两个或两个以上输入端同时出现脉冲。客观上，两个或两个以上脉冲不可能准确地“同时”！6.2.2脉冲异步时序逻辑电路的分析分析的方法和步骤（1）看清电路，写出方程输出方程激励方程次态方程时钟方程（异步时序电路）（2）列出状态真值表（3）做出状态表、状态图（4）功能描述：文字描述或时序图（5）检查能否自启动自启动(自校正)能力：指当电源合上后，无论电路处于何种状态，均能自动进入有效计数循环。否则称无自启动能力。例6.1分析下图所示脉冲异步时序逻辑电路，指出该电路功能。&解:该电路由两个J-K触发器和一个与门组成，有一个输入端x和一个输出端Z，输出是输入和状态的函数，属于Mealy型脉冲异步时序电路。⑴写出方程21Zxyy111JK1CPx221JK21CPy（2）状态真值表现态激励函数时钟次态y2y1J2K2J1K1cp2cp1y2n+1y1n+10001101121Zxyy111JK1CPx221JK21CPy（3）状态表、状态转换图现态y2n+1y1n+1/Zy2y1x=100001/00110/01011/01100/0000110110/00/00/00/01/01/01/01/1x/Z（4）功能描述（文字描述、波形图）xy1y2Z该电路是一个模4加1计数器，当收到第四个输入脉冲时，电路产生一个进位输出脉冲。EWB仿真实验（6-1）例6.2分析下图所示脉冲异步时序逻辑电路，指出该电路功能。1Q1KCIQ(2)1JQ1KCIQ(3)1JQ1KCIQ(1)1J&11cpQ1Q2Q3解：由电路可知，CP1=CP3=CP，CP2=Q1。（1）写出方程113,1nJQK221JK3123,1nnJQQK1131nnnQQQ1CPcp122nnQQ21nCPQ13123nnnnQQQQ3CPcp（2）状态真值表Q3Q2Q1Q3n+1Q2n+1Q1n+1cp3cp2cp1000↓↓001↓↓010↓↓011↓↓100↓↓101↓↓110↓↓111↓↓（3）状态转换图110000001010011100101111（4）功能描述（文字描述、波形图）cpQ3Q2Q1EWB仿真实验（6-2）异步五进制递增计数器，且具有自启动能力。例6.3分析下图所示脉冲异步时序逻辑电路，指出该电路功能。Q1K1JCIQ(2)Q1K1JCIQ(3)Q1K1JCIQ(2)Q1K1JCIQ(2)Q1K1JCIQ(2)Q1K1JCIQ(1)&Q1Q2Q3cp1（1）写出方程111JK223,1nJQK3233,1nnJQQK111nnQQ1CPcp1232nnnQQQ21nCPQ1323nnnQQQ31nCPQ（2）状态真值表Q3Q2Q1Q3n+1Q2n+1Q1n+1cp3cp2cp1000001↑↑↓001010↓↓↓010011↑↑↓011100↓↓↓100101↑↑↓101000↓↓↓110111↑↑↓111000↓↓↓（3）状态转换图110000001010011100101111（4）功能描述（文字描述、波形图）异步六进制递增计数器，且具有自启动能力。EWB仿真实验（6-3）一、方法与步骤⒈方法:脉冲异步时序逻辑电路设计的方法与同步时序逻辑电路设计大致相同，主要应注意两个问题。⑴由于不允许两个或两个以上输入端同时为1（用1表示有脉冲出现），设计时可以作如下处理：当有多个输入信号时，只需考虑多个输入信号中仅一个为1的情况；在确定激励函数和输出函数时，可将两个或两个以上输入同时为1的情况作为无关条件处理。⑵当存储电路采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。设计时通过对触发器的时钟端和输入端综合处理，有利于函数简化。6.1.3脉冲异步时序逻辑电路的设计⒉步骤设计过程与同步时序电路相同，具体如下：①形成原始状态图②状态化简③状态编码⑤画逻辑电路图④确定激励函数和输出函数二、举例例1用T触发器作为存储元件，设计一个异步模8加1计数器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲时，输出端Z产生一个进位输出脉冲。解由题意可知，该电路模型为Mealy型。由于状态数目和状态转换关系非常清楚，可直接作出二进制状态图和状态表。⑴作出状态图和状态表设电路初始状态为“000”，状态变量用y2、y1、y0表示，可作出二进制状态图如下。x/z1011/01/0相应二进制状态表为：000001/0001010/0010011/0011100/0100101/0101110/0110111/0111000/1现态次态y2n+1y1n+1y0n+1/输出Zy2y1y0x=1⑵确定激励函数和输出函数假定状态不变时，令相应触发器的时钟端为0，输入端T任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲出现)，T端为1。根据状态表，可得到x为1时激励函数和输出函数真值表：y2y1y00d0d1100d111100d0d11011111100d0d1100d111100d0d1101111111输入脉冲x现态激励函数输出C2T2C1T1C0T0Z11111111000001010011100101110111次态y2(n+1)y1(n+1)y0(n+1)001010011100101110111000根据激励函数和输出函数真值表，并考虑到x为0时(无脉冲输入,电路状态不变)，可令各触发器时钟端为0，输入端T随意。可得到简化后的激励函数和输出函数表达式如下：C2=xy1y0；T2=1C1=xy0；T1=1C0=x；T0=1Z=xy2y1y0⑶画出逻辑电路图根据激励函数和输出函数表达式，可画出实现给定要求的逻辑电路如下图所示。例2设计一个异步三位二进制加法计算器。解：设Q3Q2Q1000001010011100101110111由计数规律说明电路的组成Q1：每来一个时钟脉冲状态翻转一次。J1=K1=1，cp1=cpQ2：当Q1由10时，Q2的状态翻转一次。J2=K2=1，cp2=Q1Q3：当Q2由10时，Q3的状态翻转一次。J3=K3=1，cp3=Q2Q1K1JCIQ(2)Q1K1JCIQ(3)Q1K1JCIQ(2)Q1K1JCIQ(2)Q1K1JCIQ(2)Q1K1JCIQ(1)Q1Q2Q3cp1EWB仿真实验（6-4）例3设计一个异步三位二进制减法计算器。解：设Q3Q2Q1111110101100011010001000由计数规律说明电路的组成Q1：每来一个时钟脉冲状态翻转一次。J1=K1=1，cp1=cpQ2：当Q1由01时，Q2的状态翻转一次。J2=K2=1，cp2=Q1Q3：当Q2由01时，Q3的状态翻转一次。J3=K3=1，cp3=Q2Q1K1JCIQ(2)Q1K1JCIQ(3)Q1K1JCIQ(2)Q1K1JCIQ(2)Q1K1JCIQ(2)Q1K1JCIQ(1)Q1Q2Q3cp1EWB仿真实验（6-5）思考题：用D触发器设计三位二进制异步加法计数器。同步二进制计数器（三位二进制）（1）加法000001010011100101110111Q3Q2Q1，cp3=cp2=cp1=cp3321nnJKQQ221nJKQ121nnnnnnnJKQQQ111JKQ1K1JCIQ(2)Q1K1JCIQ(3)Q1K1JCIQ(2)Q1K1JCIQ(2)Q1K1JCIQ(2)Q1K1JCIQ(1)&Q1Q2Q3cp1EWB仿真实验（6-6）（2）减法111110101100011010001000Q3Q2Q1，cp3=cp2=cp1=cp3321nnJKQQ221nJKQ121nnnnnnnJKQQQ111JKQ1K1JCIQ(2)Q1K1JCIQ(3)Q1K1JCIQ(2)Q1K1JCIQ(2)Q1K1JCIQ(2)Q1K1JCIQ(1)&Q1Q2Q3cp1EWB仿真实验（6-7）作业3.15CPAQ1Q26.2.1概述前面所述同步时序电路和脉冲异步时序电路有两个共同的特点：☆电路状态的转换是在脉冲作用下实现的；☆电路对过去输入信号的记忆由触发器的状态体现。6.2电平异步时序逻辑电路事实上，对上述特点可进一步理解如下：●脉冲信号只不过是电平信号的一种特殊形式。●电路中的触发器，不管是哪种类型，都是由逻辑门加反馈回路构成的。将上述两个特点一般化，便可得到时序逻辑电路中更具一般性的另一类电路——电平异步时序逻辑电路。一、电平异步时序逻辑电路的结构特点⒈结构框图图中：x1，…，xn：外部输入信号；Z1，…，Zm：外部输出信号；Y1，…，Yr：激励状态；y1，…，yr：二次状态；Δt1，…，Δtr：反馈回路中的时间延迟。⒉组成电平异步时序逻辑电路可由逻辑门加反馈组成。⒊逻辑方程电路可用以下逻辑方程组描述：Zi=fi(x1,…,xn,y1,…,yr)i=1,…,mYj=gj(x1,…,xn,y1,…,yr)j=1,…,ryj(t+△tj)=Yj(t)例如：用“或非”门构成的R-S触发器。⒋电平异步时序逻辑电路的特点电平异步时序电路具有如下特点：⑴电路输出和状态的改变是由输入信号电位的变化直接引起的，工作速度较高；⑵电路的二次状态和激励状态仅仅相差一个时间延迟。二次状态y是激励状态Y经过延迟Δt后的“重现”。⑶输入信号的一次变化可能引起二次状态的多次变化。⑷电路在状态转换过程中存在稳定状态和非稳定状态。稳定状态：Y=y非稳定状态：Y≠y⒌输入信号的约束(1)不允许两个或两个以上输入信号同时发生变化。(2)输入信号变化引起的电路响应必须完全结束后,才允许输入信号再次变化。换句话说，必须使电路进入稳定状态后，才允许输入信号发生变化。0001∨10∨11×（不允许）例如，二.电平异步时序逻辑电路的描述方法2.流程表流程表：是一种以卡诺图的格式反映电路输出信号、激励状态与电路输入信号、二次状态之间关系的一种表格。1．用逻辑方程描述电路可用以下逻辑方程组描述：Zi=fi(x1,…,xn,y1,…,yr)i=1,…,mYj=gj(x1,…,xn,y1,…,yr)j=1,…,ryj(t+△tj)=Yj(t)流程表的一般格式如下表所示。构造流程表应注意两点：将表中与二次状态相同的激励状态加上圆圈，以表示电路处于稳态，否则处于非稳态。将一位输入的各种取值按代码相邻的关系排列(与卡诺图相同)，以表示输入信号只能在相邻位置上发生变化。例如，用或非门构成的基本R-S触发器是一个最简单的电平异步时序逻辑电路。该电路的状态即输出，属于Moore型电平异步时序逻辑电路的特例。其激励方程为根据激励方程和约束条件RS=0，可作出相应流程表如下表所示。3.总态图电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一输入信号作用下，可能有一个稳态也可能有多个稳态，为了对电路的工作状态和逻辑功能作出确切的说明，除了流程表和常用的时间图外，引入了总态和总态图的概念。总态：指电路输入和二次状态的组合，记作(x,y)。在流程表中，代表某种输入取值的一列和代表某个二次状态的一行的交叉点对应一个总态。总态图：反映稳定总态之间转移关系及相应输出的一种有向图。一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下各稳定总态之间的转移关系以及各时刻的输出来体现的。总态图能够清晰地描述一个电路的逻辑功