ISE建立工程步骤

ISE建立工程步骤详解 FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“LED流水灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程：第1步.新建一个工程 双击ISE桌面的快捷方式图标：或开始→所有程序→XilinxISEDesignSuite12.4→ISEDesignTools中打开ProjectNavigator。打开如下界面我们需要新建一个工程，因此点击NewProject。如果是之前已经建好了工程，那么我们就可以选择OpenProject。同时在下方列出了最近使用过的项目，我们也可以通过双击进行打开。可以看到下图所示的新建工程向导。DireLocHDled_然后在ectory中新cation中选因为我们L，这里我_water，选Name中输新建一个与选择我们项目们使用的是我们使用V择存放在输入项目名与项目名一目存放的路VerilogHVerilog模块D:\LAB下名称，软件一样的文件路径，HDL语言块作为顶层下后出现下图件会同时在件夹来存放，因此So层输入，所图对话框。在Locatio该项目的所urcetype所以选HDL点击Nexon和wor所有文件。类型我们选L。输入工程xt。rking。在选择程名第2步择，Gen射级如果方的.工程预设这一步，，其余的一neralPurpo级Radiation芯片型号选果你使用的综合工具选的工具，如设置 主要设置一般默认即可se、工业级nTolerant选择开发板的是其他的板选择ISE自常用的SyFPGA器件可。器件大级Automoti五个选项板所用的sp板子，请根自带的XSTynplifyPro和件型号，速大类（Prodive、军用级，这里选择artan6XC6根据实际情况T，这里综和Modelsi速度等级，综ductCatego级Military/择默认的AL6SLX9，封装况选择。综合工具和仿im。综合工具和ory）中有/Hi-ReliabilLL。装TQG14仿真工具都和仿真工具的ALL、民用lity、航空防44，速度等级都可以选择第的选用级防辐级-2第三‐2的有第3步Verilog标200X，英文有些关键字该窗口会.新加入H上一步完标准的选择文VHDL‐2字在VHDL会显示新建工HDL源文完成后出现新择，ISE默200X标准‐93中不能工程的概要文件 新建的工程默认选是VH覆盖范围比能识别。点要，核对无误程界面HDL‐93，比VHDL‐点下一步。误后点击F，也可以把93广泛，Finish完成它改成VHVHDL‐2成工程创建。HDL200X/编译示区源程Sou区域1用译、布局布区和控制台在上图的区程序，也可urce。用来管理项布线、生成台，用来显示区域1中单可以单击右项目包含的各bit文件等示运行过程单击右键，右键直接进各种文件；等等；区域程中的各种详新建veril进行添加V区域2用来3是代码显详细信息，log文件，Verilog文件来控制项目显示区；区Tcl命令输如果用户已件。我们选目的进程，综域4是信息输入等已经有Ver选择新建N综合息显rilogNew等，入文中输可以看到可，我们使用文件名led_接下来是定输入，此处可以新建的的是Veril_water，点定义模块的处直接点Ne的文件有IPlog语言，因点击Next。的输入输出接ext。core、原理因此选择V接口，如下理图、VeriloVerilogMo下图。我们一g、VHDL、odule，在F一般都直接ChipscopeFilename中接在文本编辑e等中输辑器单击下图中Finish，，我们就完完成了新建一一个Veriloog源文件的的工作。第4步新建一步.编写代码建的文件此步我们需要 码 此时已经打开要在代码区编开，在代码编写相关代区我们看到代码，实现控到了模块的文控制LED文件头注释的功能。释和模块名。下查代输入相应代码编写是moduleleoutput[7:inputclkreg[7:0]//reg[4:0reg[24:0]//assignalways@(pbegincountif(coubeginlecoif应的功能代码是否有错误d_water(le0]led;;//输入端led;//变量]led1;//变counter;/led=8'b111osedgeclker=counteunter==25'ed=led1ounter=0;/f(led==8'b0码，如下图ed,clk);////端口定义，5量led_out定变量led_out//变量led_o111111;k)er+1;d25000000);//led向//计数器清0000_0000)图。双击Sy模块名及端输出端口定50M时钟定义为寄存器t定义为寄存out定义为寄左移位，空0//每到时间ynthesize‐端口参数定义器型存器型寄存器型空闲位自动添临界点后,左XST进行添0补位左移一位,一行综合编译一直到8位全部，检部都变为编译过程为0leendendendmodule提示要不译完成后，前程中有错误ed=8'b1111不要保存，显前面的蓝色误产生，这会1_1111;//重显然，Yes色双箭头后面会中途停止重新赋值为全面会出现绿止，并显示红全1,绿色的对号或红色的叉。或黄色感叹叹号。如果编编译的告第5步关系File件的绿色的对黄色感叹告警。红色的叉.新建管脚这一步我系。参照第ename输入的新建。对号：说明综叹号：说明综叉：说明综合脚约束文我们需要新建3步，还是入led_wate综合编译过综合编译过程合编译过程文件 UCF建管脚约束是添加新文件er（与顶层模过程中没有任程中有告警程中有错误产束文件UCF件，我们选择模块同名）任何的告警警产生，需要产生，编译F，建立起代择Impleme）。单击n警或错误。要注意此告译终止。代码与电路entationCoext–Finis告警是否是安路板之间的对onstraintsFish完成约束安全对应ile，束文窗口分配启动在弹出的口，输入以配。约束文件动PlanAhea的窗口确认下代码，点件也可以通过ad来通过图认信息无误后点击保存。注NETNETNETNETNETNETNETNETNET过选择操作图形界面添后点击Fin注意，这部TclkLOled0Lled1led2led3led4led5led6led7作窗口中的添加生成。nish。软件会部分需对照开OC=P55;LOC=P92;LOC=P88;LOC=P87;LOC=P85;LOC=P84;LOC=P83;LOC=P82;LOC=P81;的UserCon会自动打开开发板引脚nstraints→I/开约束文件编脚分配表，逐/OPinPlan编辑逐一nning第6步.属性设置 约束文件添加完成后，要进行属性设置。在GenerateProgrammingFile上面单击鼠标右键，选择ProcessProperties选项进行属性设置。属性设置界面如下，以了率，Prog件。(1)首先要(2)然后我了。(3)Confi，默认是2我们一般(4)选择按图中配grammingF要选择Adv我们选择gurationra2MHz，般会选择16SPIFlash配置好后单击File让软件vanced模式Configuratate是配置6MHz，这样的位宽，可击OK，即件完成布局布式，这样看tionOptionSPI加载样加载速度可以选择1即配置好了生布线等功能看以看到更多n，其他的内FPGA镜度会快些。1/2/4，选择生成bit的能，重新生成多的配置项内容我们选像时候的择1。的模式了。成按新规则项。选择默认值就CCLK时钟双击Gene则定义的bi就可钟频eratet文