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第一章一、填空题1.二进制数是以2为基数的计数体制，十进制数是以10为基数的计数体制，十六进制数是以16为基数的计数体制。2.二进制数只有0和1两个数码，其计数的基数是2，加法运算进位关系为逢2进一。3.十进制数转换为二进制数的方法是：整数部分是除2取余法，小数部分用乘2取整法。4.十进制数（23.76）转换为二进制数为(10111.110)2，8421BCD码(00100011.01110110)8421BCD，余三码为(01010110.10101001)余3BCD。5.二进制数转换为十进制数的方法为各位加权系数之和。6.将二进制数（1011011）表示为加权系数之和的形式2×1+2×1+2×1+2×1+2×1。7.格雷码的特点是相连不同，其余各位相邻两组代码只有一位代码不同，其余代码都相同。8.数字电路主要是输出与输入之间的逻辑关系，故数字电路又称逻辑电路。二、判断题。1.二进制数是以2为基数的计数体制（√）2.二进制数的权值是10的幂。（×）3.十进制数整数转换为二进制数的方法是采用“除2取余法”（√）4.BCD码是用4位二进制数表示1位十进制数。（√）5.二进制数转换为十进制数的方法是各位加权系数之和。（√）6.模拟电路又称逻辑电路。（×）7.余3BCD码是用3位二进制数表示1位十进制数。（×）8.二进制数整数最低位的权值为2。（×）三、选择题。1.1010的基数是（B）A10B2C16D任意数2.下列数中，不是余3码的是（D）A1011B1010C0110D00003.二进制数最低位的权值是（B）A0B1C2D44.十进制数的权值是（A）A10的幂B2的幂C16的幂D8的幂5.二进制数的权值为（B）A10的幂B2的幂C16的幂D8的幂6.在二进制计数系统中每个变量的取值为（A）A0和1B0—7C0—10D0—167.十进制计数系统包含（B）A六个数字B十个数字C十六个数字D三十二个数字8.（1000100101110101）8421BCD对应的十进制数为（B）A8561B8975C7AD37971第二章一、填空题。1.逻辑变量和逻辑函数只有0,1两种取值，它们仅代表两种相反的逻辑状态。2.描述逻辑函数值与对应变量取值关系的表格叫真值表。3.基本逻辑关系有三种，它们是与，或，非。4.常用的复合逻辑运算有与非，或非，与或非，异或，同或。5.与或逻辑函数的标准表达式是最小项表达式。6.逻辑函数Y=AB’+(A’B)’的反函数是Y=(A+B)(A+B)，对偶式是Y=(A+B)(A+B)。7.摩根定律的两种形式是互为对偶式。8.最简与或式的标准是逻辑式中的与项最少；每个乘积项中的变量最少。9．逻辑函数常用的化简方法有代数法和卡诺图法。10、逻辑函数中任意二个最小项之积为0。二、判断题。1.逻辑函数的标准与或式又称最小项表达式，它是惟一的。（√）2.列逻辑函数真值表时，若变量在表中的位置变化，就可以列出不同的真值表。（×）3.无论变量如何取值，几个最小项之和都是零，则这几个最小项须是无关项。（√）4.卡诺图化简逻辑函数的本质就是合并相邻最小项。（√）三、选择题。1.逻辑函数Y=AB的反函数是（D）AY’=A’BBY’=AB’CY=(AB)’DA,B,C都是2..逻辑函数Y1=AB和Y2=A⊙B满足（D）AY1与Y2互为反函数BY1与Y2互为对偶式CY1与Y2相等DY1和Y2既互反也对偶3.n个变量最小项的个数共有（C）A2nBn乘以nC2的n次方D2的n次方减14.使逻辑函数Y=(A+BC’)’(A+B)为1的变量取值是（C）A001B101C011D1115.函数Y1=AB+BC+AC与Y2=A’B’+B’C’+A’C’(D)A互为对偶式B互为反函数C相等DA,B,C都不对第四章一、填空题1、组合逻辑电路的特点是输出状态只于输入信号有关，与电路原有状态无关，其基本单元电路是门电路。2、编码器按功能的不同分为三种：二进制编码器、二-十进制编码器、优先编码器。3、译码器按功能的不同分为三种：二进制译码器、二-十进制译码器、显示译码器。4、输入3位二进制代码的二进制译码器应有8个输入端，共输出8个最小项。5、8选1数据选择器在所有输入数据都为1时，其输出标准与或表达式共有8个最小项。6、全加器有三个输入端，它们分别为被加数，加数和相邻低位进数位；输出端有两个，分别为本位和、进位数。7、数值比较器的功能是用以比较二组二进制数的大小或相等。8、在组合逻辑电路中，消除竞争冒险现象的主要方法有：加选通脉冲、加封锁脉冲、输出端接滤波电容、修改设计增加冗余项。二、判断题（正确的题在括号内填“√”，错误的题填“×”）1、门电路是最简单的组合逻辑电路。（√）2、组合逻辑电路全部由门电路组成。（√）3、数据选择器用以将一个输入数据分配到多个指定输出端上的电路。（×）4、显示译码器CC14547既可用以驱动半导体数码显示器，也可用以驱动液晶显示器。（×）5、数值比较器是用于比较两组二进制数大小或相等的电路。（√）6、加法器是用于对两组二进制数进行比较的电路。（×）7、优先编码器只对多个输入编码信号中优先权最高的信号进行编码。（√）三、选择题（将正确的答案填入括号内）1、二—十制编码器的输入信号应有（D）A、2个B、4个C、8个D、10个2、输入为n位二进制代码的译码器输出端个数为（C）A、n2个B、2n个C、2n个D、n个3、8位串行进位加法器由（A）A、8个全加器组成B、8个半加器组成C、4个全加器和4个半加器组成D、16个全加器组成4、从多个输入数据中选择其中一个输出的电路是（B）A、数据分配器B、数据选择器C、数值比较器D、编码器5、能对二进制数进行比较的是（C）A、数据分配器B、数据选择器C、数值比较器D、编码器6输出低电平有效的二—十进制译码器输出Y5’=0时它的输入代码为（A）A.0101B、0011C、1001D、0111第五章自我检测题一，填空题1.触发器具有_两个_稳定状态，其输出状态由触发器的___输入信号__和__原有_状态组成。2.基本RS触发器有_置0_，_置1__,_保持三种可使用的功能。对于有与非门组成的基本RS触发器，在RD’=1.SD’=0时，触发器保持原状态;在RD’=1,SD’=1时，触发器_置0_;在RD’=0时.SD’=1时，触发器_；不允许RD=0，SD’=0存在，排除这种情况出现的约束条件是__R+S_=1_____.3.由或非门组成的基本RS触发器在RD=0，SD=1时，触发器___置1___;在RD=1.SD=0时，触发器_置0__;在RD=0,SD=0时，触发器保持原状态;不允许RD=1，SD=1存在，排除这种情况出现的约束条件是_RDSD_=0.4.边沿JK触发器具有_置0_,_置1_,_保持_,_计数_功能，其特性方程为_Q=JQ+KQ_.对于具有异步置0端RD’和置1端SD’的TTL边沿JK触发器，在RD’=1，SD’=1，要使QN+1=(QN)’时，要求J为_高电平_.K为_高电平_;如要求QN+1=QN时，则要求J为_低电平_.K为_低电平_;如要求QN+1=1时，要求J为_高电平_,K为_低电平_;如要求QN+1=0时，要求J为_低电平_,K为_高电平.5.维持阻塞D触发器具有_置0_和_置1_功能，其特性方程为_Q=D_.如将输入D和输出Q’相连后，则D触发器处于_计数_状态.6.特性表用以表示触发器的__次态_和_输入信号_与_现态_之间的关系。二，判断题1.一个触发器可保存1位二进制。（√）2.由与非门组成的基本RS触发器可用RD’和SD’端输入的信号直接进行置0或置1.(√)3.上升沿触发器在时钟脉冲CP=1期间，输出状态随信号变化。（×）4.同步RS触发器在CP=1期间，输出状态随输入R.S端的信号变化。（√）5.上升沿JK触发器原状态为1，欲使其状态为0时，则在时钟脉冲CP上升沿到来前置J=，K=1.（√）6.同步ＪＫ触发器在时钟脉冲ＣＰ=１期间，Ｊ。Ｋ输入信号发生变化时，对输出Ｑ的状态不会有影响。(×)７.边沿ＪＫ触发器在时钟ＣＰ＝１期间，Ｊ.Ｋ输入信号发生变化时，输出Ｑ的状态随之变化。（×）８.维持阻塞Ｄ触发器在输入Ｄ=１时，输入时钟脉冲ＣＰ上升沿后，触发器只能翻到１状态。（√）三，选择题１，有与非门组成的基本ＥＳ触发器在输入ＲＤ，和ＳＤ’同时由０变１后，触发器的输出状态为（D）Ａ,０状态Ｂ，１状态Ｃ,状态不变Ｄ，状态不定２有与非门组成的同步ＲＳ触发器在ＣＰ=１时，输入Ｒ和Ｓ信号同时由１变为０时，输出状态为(D)Ａ，０状态Ｂ，１状态Ｃ状态不变Ｄ状态不确定3维持阻塞Ｄ触发器在时钟脉冲ＣＰ上升沿到来前Ｄ=１，而在ＣＰ上升沿以后Ｄ变为０，则触发器状态为（B）A,0状态B，1状态C状态不变D状态不确定4下降触出发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1，K=0，而在CP下降沿到来后变为J=0，K=1，则触发器状态为(B)Ａ,０状态Ｂ，１状态Ｃ状态不变Ｄ状态不确定５,４个边沿ＪＫ触发器组成的二进制计数器最多能计（B）A,0至7个数B,0至15个数C，0至9个数D，0至16个数6，下降触发器边沿JK触发器CT74LS112的RD’=1，SD’=1，且J=1，K=1时，如时钟脉冲CP输入频率为110KHZ的方波，则Q端输出脉冲的频率为（B）A，110KHZB,55KHZC,50KHZD,220KHZ7要将下降沿边沿JK触发器CT74LS112输出Q置为高电平1时，输入为（D）A,J=1，K=1，RD’=1，SD’=1，输入CP正跃变B,J=1，K=0，RD’=0，SD’=1，输入CP负跃变C,J=1，K=1，RD’=1，SD’=1，输入CP负跃变D,J=1，K=0，RD’=1，SD’=1，输入CP负跃变8要将维持阻塞D触发器CT74LS74输入Q置为低电平0时，输入为（D）A,D=0，RD’=1，SD’=1，输入CP负跃变B,D=1，RD’=1，SD’=1，输入CP正跃变C,D=0，RD’=1，SD’=0，输入CP正跃变D,D=1，RD’=0，SD’=1，输第六章单元检测题一，填空题1.对于时序逻辑电路来说，某时刻电路的输出状态不仅取决于该时刻的而且还取决于电路的__原有状态_，因此，时序逻辑电路具有_记忆_性。2时序逻辑电路由_存储__电路和_组合逻辑_电路两部分组成，__存储_电路必不可少。3描述同步时序逻辑电路的三组方程分别是_输入方程_，_驱动方程_，_状态方程_。4计数器按计数进制分，有_二进制计数器，_十_进制计数器和_任意_进制计数器。5集成计数器的清零方式分为_异步置0_和_同步置0_，置数方式分为_异步置数_和_同步置数_.6计数器中各触发器的时钟脉冲是同一个，触发器状态更新时同时的，这种计数器称为_同步计数_。7一个4位二进制加法计数器的起始计数状态,Q3Q2Q1Q0=1010，当最低位接受到4个计数脉冲时，输出状态Q3Q2Q1Q0=__1110_。8求二进制计数器最大计数值：1位计数器__2-1=1___;2位计数器;_2-1=3__;3位计数器_2-1=7_;4位计数器_2-1=15_;5位计数器_2-1=31_.9.求二进制计数器的模：1位计数器__2=2_;2位计数器_2=4_;3位计数器2=8_;4位计数器_2=16_;8位计数器_2=32_.10.具有移位功能的寄存器称为_移位寄存器_;它又可分为_左移位寄存器_._右移位寄存器__和_双位移位寄存器_.11.4位移位寄存器可寄存_4_个数码，若将这些数码全部从串行输出端输出时，需输入_4_个移位脉冲12.按事先规定的脉冲顺序输出的电路称为_顺序脉冲发生器__.二.判断题1由触发器组成的电路是时序逻辑电路。（√）２时序逻辑电路由触发器和组合逻辑电路组成。（√）3在同步计数器中，各触发器的时钟脉冲CP都相同。（√）4同步时序逻辑电路的分析方法和异步时序逻辑的分析方法完全相同。（×）5十进制计数器由十个触发器组成。（×）6异步计数器的计数速度最快。（×）7异步计数器中的各个触发器必须