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集成电路版图设计实验报告班级：微电子1302班学号：1306090226姓名：李根日期：2016年1月10日一：实验目的：熟悉IC设计软件CadenceLayoutEditor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。二：实验内容1.Linux常用命令及其经典文本编辑器vi的使用①：了解Linux操作系统的特点。②：熟练操作如何登录、退出以及关机。③：学习Linux常用的软件以及目录命令。④：熟悉经典编辑器vi的基本常用操作。2.CMOS反相器的设计和分析①：进行cmos反相器的原理图设计。②：进行cmos反相器的原理图仿真。③：进行cmos反相器的版图设计。3.CMOS与非门的设计和分析①：进行cmos与非门的原理图设计。②：进行cmos与非门的原理图仿真。③：进行cmos与非门的版图设计4.CMOSD触发器的设计和分析①：进行cmosD触发器的原理图设计。②：进行cmosD触发器的原理图仿真。③：进行cmosD触发器的版图设计。5.对以上的学习进行总结①：总结收获学习到的东西。②：总结存在的不足之处。③：展望集成电路版图设计的未来。三：实验步骤（CMOS反相器）1.CMOS反相器原理图设计内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：在Terminal视窗下键入icfb，打开CIW；Tool→LibraryManager；File→New→Library；在name栏填上Library名称；选择Compileanewtechfile；键入～/0.6um.tf；File→New→Cellview,在cellname键入inv，tool选择schematic，单击OK；点击Schematic视窗上的指令集Add→Instance，出现AddInstance视窗；通过BrowseanalogLib库将要用到的元件添加进来；快捷键‘W’进行元器件之间的连接；快捷键‘P’根据input和output进行引脚的添加并连接；点击各个元器件快捷键‘q’对相关的信息进行标注，如modelname，width，length；Design→CheckandSave，若有错误则原理图上相应部分会闪动，选择Check→FindMarker查看错误的原因；Design→Createcellview→Fromcellview产生反相器；点击【@artName】快捷键‘q’出现属性窗口，根据特性改成相应名字；用add/shape来修饰symbol进行外观的修饰；查错并保存。2.CMOS反相器原理图仿真在schematicview窗口中选择tools→analogenvironment点击setup→simulator/Director/Host来选择仿真工具，一般采用默认即可；点击setup→modelpath来指定所选的模型；添加输入端信号；单击Analysis→Choose选择分析类型以及仿真时间；添加需要测定的引脚；生成网表并仿真；保存仿真文件；3.CMOS反相器版图设计首先建立自己的文件夹并导入库文件，运行Cadence在其中建立自己的工艺库、设计库和版图库，再用自己的库打开画版图的界面。步骤：PSUB→NWELL→ACTIVE→POLY1→NIMP→PIMP→CONTACT→METAL1四：实验结果（见附图）五．实验心得设计方法、技巧以及要注意的问题1、连接电路图时，需要注意节点的处理，不能有两条线同时连到一个节点上，否则在Check时会提示错误，例如“vdc”的所有“—”极要接地，就不能把这些连线全部都连接到“gnd”的一个点上，应该把它们全部分开。2、同样的，绘制版图时候，对管子的排版要做到心中有数，既不能太分散，也不能过于紧凑，太分散的话，整个图面看起来就太空旷，太紧凑的话，DRC的时候容易产生太多的白色交叉线，事后调整排版，就又得花费不必要的时间了。3、版图绘制的过程中，要尽量避免不同材料之间的交叉重叠，过多的重叠就太影响美观，当然，避无可避的时候，要灵活的进行排版，注意控制交叉材料的长度与宽度，总之，我们的版图一定要尽可能漂亮。总结掌握cadence的使用，的确花费了我好长的时间，为了这个实验，我仔仔细细的看了cadence使用手册，但是我发现按照使用手册的操作，有些步骤不能够顺利进行下去，所以我在网上下载了好多关于版图设计的课件、cadence使用介绍，也在实验室学长学姐们的指导下，最终完成了一个很简单的异或门实验。电路图的连接需要我很仔细很仔细，哪一根线对应哪一个管子，节点之间的处理，不容一点疏忽，同样，版图绘制中，接触孔的设置，相同材料的衔接，接触孔的完全覆盖，阱与高低电平之间的连接，都是注意点。每个PMOS管的衬底接电源，每个NMOS的衬底接地，否则CHECK结果中会有Warning。定义各个端口信号时，要尽可能的把相同端口连接到一起，尽可能少做一些“Pin”，例如这里我做的虽然有8根MOS管，但是输入信号仅仅是两个，我就没必要把每一根管子都定义输入信号，两个“Pin”就足以了，太多的话，就需要给每一根管子都加脉冲电平（vpulse），这样就太混乱了。每个PMOS管的衬底接电源，每个NMOS的衬底接地，否则CHECK结果中会有Warning。在学习和使用cedence的过程中，不仅让我们初步体会到了版图设计的基本过程，同时也让我们体会到版图设计的艰辛。验证时出现的一系列的错误摆在面前时，尤其是DRC验证过程中一次次出现的大片errors，我曾经觉得很失望，但是我没有放弃验证，从每一步耐心的检验错误，最终得到成功，那种喜悦的心情更加令人难忘。总而言之，这个过程让我收获了许多。发展趋势：在集成电路（IC）发展初期，电路设计经历了从器件的物理版图设计到集成电路单元库的出现，使得集成电路设计从器件级进入逻辑级，这种设计思想使得诸多电路和逻辑设计师能够直接参与集成电路设计，极大地推动了IC产业的发展。尽管IC的速度高、功耗小，但由于PCB板中IC芯片之间的连线延时、PCB板可靠性以及重量等因素的限制，整机系统的性能受到了极大地限制。目前随着微电子制造技术的发展，21世纪的微电子技术将从目前的4G时代逐步向3T时代迈进。正是在需求牵引和技术推动的作用下，出现了将整个系统集成在一个或几个微电子芯片上的集成系统（IS）或系统芯片（SOC）概念。从分立元器件到集成电路，再由集成电路过渡到系统集成。它不仅是技术的革新，同时也是时代的进步。它对微电子技术的推动作用将不亚于自20世纪50年代末快速发展起来的集成电路技术。微电子技术从IC向IS转变不仅是一种概念上的突破，是信息技术发展的必然结果，它必将导致又一次以微电子技术为基础的信息技术革命，21世纪的今天将是IS技术真正快速发展的时代。鉴于集成电路IS技术的发展，随着技术水平的不断提高版图设计也在不断升级。由一开始的手工绘制、检测到人工平台绘制、检测再到智能平台绘制、DRC/LVS智能检测。而在刚刚结束的版图设计课中，老师告诉我们现在制作版图的公司都有自己的标准单元库，从基本的Cell、MOS单元到反相器、定时器、加法器的基本器件版图都囊括其中，很多简单集成电路版图都不用设计人员亲自动手画，直接从自己的单元库中调用就行，当然各公司标准单元库的规模不一样，规模较大、体系较完善的公司其标准单元库就越丰富，涵盖的标准单元也相对的多一些。再就是电路版图的各项性能检测，也都专门的人员编写程序通过仿真来完成。而这种现状正在不断地改变着，随着越来越普及的智能化，未来的版图设计可能会逐渐脱离人工操作，强大的标准数据库、完善的智能检测将会完全取代人工参与，到那时版图设计公司人员只需要将相应数据输入电脑，电脑就能够自动生成相应版图。附图：