集成电路的版图设计专题.

21.设计规则或规整格式设计规则70年代末，Meed和Conway倡导以无量纲的“”为单位表示所有的几何尺寸限制，把大多数尺寸（覆盖，出头等等）约定为的倍数。通常取栅长度L的一半，又称等比例设计规则。由于其规则简单，主要适合于芯片设计新手使用，或不要求芯片面积最小，电路特性最佳的应用场合。在这类规则中，把绝大多数尺寸规定为某一特征尺寸“”的某个倍数。与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差。优点：版图设计独立于工艺和实际尺寸。3⑴宽度及间距：关于间距：diff：两个扩散区之间的间距不仅取决于工艺上几何图形的分辨率，还取决于所形成的器件的物理参数。如果两个扩散区靠得太近，在工作时可能会连通，产生不希望出现的电流。类型最小宽度最小间距Diff33Poly-si22Al33diff-poly4poly-Si：取决于工艺上几何图形的分辨率。Al:铝生长在最不平坦的二氧化硅上，因此，铝的宽度和间距都要大些，以免短路或断铝。diff-poly：无关多晶硅与扩散区不能相互重叠，否则将产生寄生电容或寄生晶体管。AlPolydiff325⑵接触孔：孔的大小：22diff、poly的包孔：1孔间距：1Alpoly说明：接触孔的作用是将各种类型的半导体与金属引线进行连接，这些半导体材料包括N型硅、P型硅、多晶硅等。由于工艺的限制，一般不做细长的接触孔，而是分成若干个小的接触孔来实现大面积的接触。6⑶晶体管规则：多晶硅与扩散区最小间距：。栅出头：2，否则会出现S、D短路的现象。扩散区出头：2，以保证S或D有一定的面积。diffpoly27⑷P阱规则：A2A3A1A4A5P阱薄氧区说明：制作p阱的目的是在N型硅衬底上形成一块P型衬底区域，在一个设计中根据需要可能设计若干个p阱区。A1=4：最小P阱宽度A2=2/6：P阱间距，A2=2当两个P阱同电位A2=6当两个P阱异电位时，A3=3：P阱边沿与内部薄氧化区（有源区）的间距A4=5：P阱边沿与外部薄氧化区（有源区）的间距A5=8：P管薄氧化区与N管薄氧化区的间距8版图设计图例ViVoT2W/L=3/1T1W/L=1/1PolyDiffAlconP阱ViVssVoVdd9MOS集成电路的版图设计规则基本的设计规则图解10111213141516p.33317181920212223MK124252627282.微米设计规则，又称自由格式规则——80年代中期，为适应VLSIMOS电路制造工艺，发展了以微米为单位的绝对值表示的版图规则。针对一些细节进行具体设计，灵活性大，对电路性能的提高带来很大方便。适用于有经验的设计师以及力求挖掘工艺潜能的场合。目前一般的MOSIC研制和生产中，基本上采用这类规则。其中每个被规定的尺寸之间没有必然的比例关系。显然，在这种方法所规定的规则中，对于一个设计级别，就要有一整套数字，因而显得烦琐。但由于各尺寸可相对独立地选择，所以可把尺寸定得合理。29图1.1030313233343536373839404142双极型IC版图设计的一般规则版图设计总的原则是既要充分利用硅片面积，又要在工艺条件允许的限度内尽可能提高成品率．版图面积(包括压焊点在内)尽可能小而接近方形，以减少每个电路实际占有面积；生产实践表明，当芯片面积降低10%，则每个大圆片上的管芯成品率可以提高15％~25%。下面讨论版图设计时所应遵循的一般原则。43①隔离区的数目尽可能少pn结隔离的隔离框面积约为管芯面积的三分之一，隔离区数目少，有利于减小芯片面积。集电极电位相同的晶体管，可以放在同一隔离区。二极管按晶体管原则处理。全部电阻可以放在同一隔离区内，但隔离区不宜太大，否则会造成漏电大，耐压低。为了走线方便，电阻也可以分别放在几个隔离区内。各压焊块(地压焊块除外)都故在隔离区内，以防止压焊时压穿SiO2，造成与衬底短路，管芯外围也要进行大面积隔离扩散，以减少输入端箝位二极管的串联电阻。44隔离区的划分45②注意防止各种寄生效应隔离槽要接电路最负电位，电阻岛的外延层接最高电位。这是保证pn隔离效果的必要条件，使pn隔离区结始终处于反偏置状态。输入与输出端应尽可能远离，以防止发生不应有的影响。电阻等发热元件要故在芯片中央。使芯片温度分布均匀。46设计铝条时，希望铝条尽量短而宽。铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。铝条不能相交，在不可避免的交叉线时，可让一条或几条铝条通过多发射极管的发射极区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。必须采用“磷桥”穿接时，要计算“磷桥”引入的附加电阻对电路特性的影响。一般不允许“磷桥”加在地线上。但是在设计IC时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定面积。③设计铝条时的注意事项47在LSI中，当一层布线无法保证实现元件之间的必要联接时，普遍使用多层布线，如图所示。铝条压焊点电极要有合理分布，应符合引出脚排列。48④保证元件的对称性参数要求相互一致的元件，应放在邻近的区域。几何结构尽可能对称，不能只考虑走线方便而破坏对称性。⑤接地孔尽可能开大些凡需接地的发射极、电阻等，不能只靠在隔离槽上开的接触孔接地，要尽可能让地线直接通过该处。接地线尽可能地沿隔离槽走线。接电源的引线应短而宽，接Vcc的电源孔应尽可能开大些。集电极等扩磷孔应比其它接触孔大。49⑥铝条适当盖住接触孔(一般每边复盖2μm)，在位置空的地方可多复盖一些，走线太紧时，也可只复盖一边。⑦为了减小版面同时又使走线方便、布局合理，各电阻的形状可以灵活多样，小电阻可用隐埋电阻。各管电极位置可以平放或立放。⑧凡是可能，所设计的电路应留有适当的过载能力，并避免使用易损坏的元件。⑨压焊块的数目以及排列顺序应该与外壳引出脚排列相符合，电极分布应均匀。50⑩确定光刻的基本尺寸。根据工艺水平和光刻精度定出图形及各个扩散间距的最小尺寸，其中最关键的是发射极接触孔的尺寸和套刻间距。集成晶体管是由一系列相互套合的图形所组成，其中最小的图形是发射极接触孔的宽度，所以往往选用设计规则中的最小图形尺寸作为发射接触孔。其它图形都是在此基础上考虑图形间的最小间距面进行逐步套合、放大。最小图形尺寸受到掩膜对中容差，在扩散过程中的横向扩散、耗尽层扩展等多种因素的限制。51如果最小图形尺寸取得过小，则会使成品率下降。如取得过大，则会使芯片面积增大，使电路性能和成本都受到影响。所以选取最小图形尺寸应切实根据生产上具体光刻、制版设备的精度，操作人员的熟练程度以及具体工艺条件来确定。在一定的工艺水平下，版图上光刻基本尺寸放得越宽，则版图面积越大，瞬态特性因寄生电容大而受到影响。如尺寸扣得越紧，则为光刻套刻带来困难，光刻质量越难保证。这两种情况都会影响成品率。通常是在保证电路性能的前提下适当放宽尺寸。52对于双极型集成电路，是以引线孔为基准，尺寸规定如下(详细见图1.7.1)：①引线孔的最小尺寸为2×2。②金属条的最小宽度为2，扩散区(包括基区、发射区和集电区)的最小宽度为2，P+隔离框的最小宽度为2．③扩散区对引线孔各边留有的富裕量大于或等于1，埋层对基区各边应留有的富裕量大于或等于1。④除N+埋层与P+隔离槽间的最小间距应为4外，其余的最小间距均为2。这是因为P+的隔离扩散深度较深，故横向扩散也大，所以应留有较大富裕量。53331页图17.154（续）55中速TTL电路版图设计规则(μm)最小套刻间距5最小隔离槽宽度10元件与隔离槽最小间距18埋层与隔离槽最小间距18基区和集电极孔最小间距5最小发射极孔8×8最小基极孔宽8最小集电极孔宽8最小电阻条宽10电阻条间最小间距7最小电阻引线孔8×8铝条最小宽度(包括两边覆盖2μm)10长铝条最小间距10短铝条最小间距5键合点最小面积100×100两键合点最小间距70隔离槽外边界与键合点之间的最小间距150划片间距400（1976年）（1986年）56最小面积晶体管集成电路版图设计通常是由集成电路中晶体管版图开始的，而该晶体管版图通常是最小面积晶体管的版图。因此，掌握什么是最小面积晶体管，其版图是如何确定的非常重要。另外，掌握集成电路制造中常用的各种晶体管版图及其对应的工艺剖面结构也是十分重要的。最小面积晶体管--由图形最小尺寸（图形最小线宽和图形最小间距）构成的晶体管。57如图18.21（p.356）所示的最小面积晶体管，隔离框内管芯面积为6064μm2，如果槽宽为10μm，则每个最小晶体管所需隔离槽面积为3800μm2，每条隔离槽为两相邻隔离岛共用，所以每个最小面积晶体管所需的隔离槽面积为1900μm2，大约为内管芯面积的1/3～l/4。图18.2158351页，18.2.2节5.双极型IC中元件的图形设计按标准pn结隔离工艺制作的纵向npn管的纵向结构和杂质分布如图A所示。图中作为集电区的外延层掺杂浓度由晶体管的VCB0和VCE0所决定，外延层电阻率是决定晶体管集电结势垒电容Cc、硼扩电阻分布电容和隔离衬底结寄生电容Ccs的重要因素，对电路速度影响较大的Ccs部分地由衬底电阻率决定。埋层的薄层电阻和埋层扩散深度直接影响到集电极串联电阻rcs。由发射区扩散和基区扩散决定了电流放大系数和特征频率。59图A60集成npn管的设计1)IC对晶体管的要求如同分立晶体管一样，集成晶体管必须具有一定的耐压，有良好的频率特性，具有较低的噪声系数，能承受一定的电流容量，具有低的rCS和VCES，这些参数的设计考虑与分立晶体管有一定的类似。但由于集成晶体管的集电极必须从上面引出，这就使rCS显著增大。同时集成晶体管的集电极被pn结包围，又存在着寄生电容和寄生pnp效应，所以在分析集成晶体管特性时，必须考虑这些特性。（1）击穿电压V(BR)V(BR)EBO≈6~9V，V(BR)CBO，V(BR)CEOV(BR)CSOV(BR)CBO，V(BR)CEO4CBOBRCEOBRVV61（2）频率特性scbeTCSCSCCSmCnBeeTfrCCrVbDWCrf4.1212154.1212CSCSsrC21CBTCrff8max62(3)最大工作电流IEmax或ICmax当IE达到IEmax(或相应的ICmax值)时，β就会下降。晶体管在大电流下工作时，基极电流也较大。基极电流在横向基区扩展电阻上产生一个较大的电压降，其结果是：发射结不同部位上的正偏压值不相等。愈靠近中央部位，发射结正偏压越小，甚至可能反向。靠近基极接触的发射结部位，正偏压较大。因此，发射极电流密度在中央部位小，电流基本上集中在发射结边缘。基极电流很大时，发射结的有效面积集中在结的边缘。这种现象叫做发射极电流集边效应，或者叫基区自偏压效应。当晶体管的工作频率与fT，很接近，故基极电流很大，约等于发射极电流，此时电流集边效应最显著，晶体管发射结的有效面积显著减小。63为了尽量减小晶体管的发射结无效面积，提高晶体管的高频性能，在设计高频晶体管时，发射结周长要尽可能大，面积要尽可能小，即两者之比要尽可能大。IEmax(或相应的ICmax值)只和靠近基极条一边的发射区周长（即“有效发射区周长”）成正比，而与发射区面积无关，即IEmax=α×LE，其中α为发射区单位有效周长的最大工作电流。不同电路取α值是不同的：αnpn逻辑=0.16~0.4mA/μmαnpn线性=0.04~0.16mA/μmα横向pnp=0.001~0.008mA/μmα纵向pnp=0.005~0.015mA/μm642)集成晶体管的常用图形集成npn管电极配置65参考68页图4.3多了一个电平位移二极管参考5页图1.10电极排序B、E、C电极排序E、B、C66p.353EEBBCC67p.354CBEEE68集成二极管、SBD和肖特基晶体管在IC中，集成二极管的结构除单独的BC结外，通常由晶体管的不同连接