频率合成器的应用.

频率合成电路的应用频率合成电路分类间接合成法------锁相环PLL数字锁相小数分频整数分频模拟锁相直接数字合成法------DDS直接模拟合成法(早期的直接合成法)------通过模拟电路实现多级的连续混频分频,获得很小的频率步进,电路复杂,不易集成DDS基本原理DDS组成DDS主要组成部分：相位累加器相位/sin幅度变换器D/A变换器DDS两个主要数字输入：频率设置数据ΔPhase参考时钟信号fclkDDS输出：模拟正弦信号DDS输出频率DDS输出频率公式：Fout=fclk×Δphase/2N相位增量：Δphase=2л×（fout/fclk）弧度低频信号合成,相位增量小高频信号合成,相位增量大DDS取样过程DDS主要优缺点频率步进小DDS频率步进Δf=fclk/2N其中fclk为参考频率，N为相位累加器位数相位累加器有：24bit、32bit和48bit等请计算当相位累加器为32bit时，DDS输入参考信号分别为10MHz、20MHz、50MHz的DDS最小频率步进N=32时输入信号为10MHz，最小频率步进Δf=0.002Hz输入信号为20MHz，最小频率步进Δf=0.005Hz输入信号为50MHz，最小频率步进Δf=0.012HzDDS主要优缺点频率步进小DDS是一种波形合成技术,它是以参考信号源的固定时钟作为取样信号对所求频率信号进行相位取样的,因此合成信号的相位噪声由参考源的相位噪声决定的输出信号相位噪声基本等效于一个简单分频器的相位噪声,所以输出合成信号的相位噪声和参考信号相同,甚至比参考源更低。DDS主要优缺点相位噪声低如DDS参考时钟为50MHz，输出频率为10MHz理论上输出相位噪声改善为多少？在实际电路中，常加入固定的抑制噪声运算电路和降噪电路DDS主要优缺点相位噪声低抽样理论要求合成的频率不超过时钟频率的一半（Nyquist定律）fout0.5fclk受DA限制fout0.4fclk如采用100MHz的参考信号，输出信号为0~40MHz常采用PLL+DDS的方式扩展频率输出范围DDS主要优缺点工作频率宽DDS是一个开环系统，合成器换频时间非常短，可以达到ns量级DDS相位连续PLL相位不连续DDS主要优缺点换频时间短调相控制端每一个高低电平的变化，给DDS输出带来180度的相位变化控制相位累加器的输入，可以控制DDS输出频率利用多通道的DDS可以实现90度相移和QPSK调制DDS主要优缺点可以方便的构成调制设备通过控制DDS输出幅度，可以实现其调幅DDS主要优缺点可以方便的构成调制设备•受工艺的限制，目前大多数的DDS参考频率都在1GHz以下；•采用FPGA+D/A的方式，可以构成更高参考频率的DDS•无法与PLL产生的频率相比DDS主要优缺点输出频率受限•D/A变换的量化噪声-D/A变换的精度•时钟泄漏、时钟谐波和镜像杂散•输出谐波和寄生镜像杂散DDS主要优缺点杂散输出较大DDS芯片•AD公司AD9858•AD9858相关参数DDS实物图锁相环合成电路•数字锁相整数分频ADF4106ADF4107小数分频ADF4157ADF4156•模拟锁相AeroflexE50H50等数字锁相环整数分频•第一块混合信号锁相环是在1970年左右出现•数字锁相环中鉴相器是用数字电路来实现的，典型的鉴相器异或门JK触发器其余电路还是由模拟电路构成电荷泵的作用是将鉴频鉴相器的输出电压信号转化为输出电流，属于跨导电路，也是数字电路与模拟电路的接口•频率获取能力强•扩展的跟踪范围•低成本的优点数字锁相环整数分频数字锁相环整数分频•ADF4106•ADF4106相关参数•K个周期N分频•m个周期N+1分频•fvco/[kN+m(N+1)]=fPDF/(K+m)•fvco=[N+m/(m+k)]fPDF数字锁相环小数分频数字锁相环模拟锁相数字锁相环多环锁相数字锁相环多环锁相Fref=100MHz，N1=2；N2=4；M1=2；M2=100；M3=5；VCO频率输出范围500MHz~550MHz；DDS输出频率为参考频率1/4~1/5；求VCO输出频率，另要求VCO输出频率步径为0.1MHz时，DDS输出频率步径？某频率合成器如下图所示，fr是参考输入频率，fo是输出频率。D0~D7是控制可编程分频器的分频数7位二进制码，试求出fo的输出频率变化范围以及分辨率（即频率步长）数字锁相环整数分频