长春工业大学工程训练课程教案

1长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA概述时间30分地点工程训练中心320室讲授内容一、教学目的及要求1、了解EDA基本常识2、掌握EDA技术常用语3、了解VHDL语言的历史和现状二、教学重点：1、EDA的含义2、ASIC特点3、CPLD特点4、FPGA特点5、VHDL简介三、教学难点：1、理解EDA的具体含义2、CPLD和FPGA的主要区别四、教学内容：1长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA概述时间30分地点工程训练中心320室讲授内容前言电工电子实习，主要目的是锻炼大家在比较短的时间内掌握新知识、新技能的能力。对于电、近电专业与非电专业、理工科与近文科的同学，起点基本上是一致的，区别仅在于今后的工作中接触这类知识机会的多少。对于非电专业，尤其是近文科专业的同学来说，电工电子实习是大家开阔视野、丰富阅历、增强创新意识的良机。在电工电子实习过程中，实习指导教师仅仅系统地讲授一些涉及到的知识，是否能取得良好成绩，基本上取决于各位同学自身综合素质的体现。只要同学们勤奋、认真地进行练习，在注意安全、遵守操作规程的前提下大胆实践，相信每位同学都将获得满意的成绩。概述一、什么是EDAEDA（ElectronicDesignAutomation），直译为电子设计自动化，是指利用计算机完成电子系统的设计。EDA技术是以计算机和微电子技术为先导，汇集了计算机图形学、拓扑、逻辑学、微电子工艺与结构以及计算数学等多种计算机应用学科最新成果的先进技术。EDA技术以计算机为工具，代替人完成数字系统的逻辑综合、布局布线和设计仿真等工作。设计人员只需要完成对系统功能的描述，就可以由计算机软件进行处理，得到设计结果，而且修改设计如同修改软件一样方便，可以极大地提高设计效率。二、ASIC、CPLD、FPGA简介1.ASIC简介ASIC（ApplicationSpecificIntegratedCircuit特定用途集成电路）是专门为某一应用领域或某一专门用户需要而设计制造的LSI（大规模集成电路）或VLSI（超大规模集成电路），具有体积小、重量轻、功耗低、高性能、高可靠性和高保密性等优点。ASIC分为模拟和数字两类。数字ASIC又包括全定制（Fullcustomdesignapproach，即根据需要专门制造的）ASIC和半定制（Semi-customdesignapproach，即在芯片上制作好一些具有通用性的单元元件和元件组的半成品硬件，用户使用时可进一步改动，从而实现用户希望得到的设计功能）ASIC。2长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA概述时间30分地点工程训练中心320室讲授内容全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低下。如果设计较为理想，全定制能够比半定制的ASIC芯片运行速度更快。半定制使用库里的标准逻辑单元(StandardCell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。现代ASIC常包含整个32-bit处理器,类似ROM、RAM、EEPROM、Flash存储单元和其他模块，这样的ASIC常被称为SoC(片上系统)。2.CPLD简介CPLD（ComplexProgrammableLogicDevice，即复杂可编程逻辑器件），是20世纪80年代末Lattice公司提出了在线可编程（ISP，InSystemProgrammability）技术以后，于20世纪90年代初出现的，是EPLD的改进型器件。具有体积小、容量大、I/O口线丰富、易于编程和加密，还具有支持ISP技术的特点。CPLD是从PAL和GAL器件发展出来的器件，规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。CPLD主要是由可编程逻辑宏单元(MC，MacroCell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。3.FPGA简介FPGA（FieldProgrammableGateArray，即现场可编程门阵列器件），是Xilinx公司1958年首家推出的，是一种新型的高密度PLD，采用CMOS-SRAM工艺制作。FPGA是ASIC的近亲，一般通过原理图、VHDL对数字系统建模，运用EDA软件3长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA概述时间30分地点工程训练中心320室讲授内容仿真、综合，生成基于一些标准库的网络表，配置到芯片即可使用。它与ASIC的区别是用户不需要介入芯片的布局布线和工艺问题，而且可以随时改变其逻辑功能，使用灵活。在目前的电子设计中，常使用硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，烧录至FPGA上进行测试。当测试完成后，再制作ASIC。4.CPLD和FPGA的区别CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构，这个结构由一个或者多个可编辑的结构之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结构是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。5.VHDL简介VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLan-guage,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，新的世纪中，4长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA概述时间30分地点工程训练中心320室讲授内容VHDL与Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。5长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA软件入门时间90分地点工程训练中心320室讲授内容一、教学目的及要求1、了解EDA软件的基本组成2、掌握EDA软件的基本操作3、掌握EDA设计的基本流程4、了解波形仿真的基本操作5、了解时序分析的基本操作二、教学重点：1、EDA软件基本组成2、EDA软件基本操作3、EDA设计的基本流程三、教学难点：1、EDA软件的操作2、EDA设计的基本流程3、波形仿真基本操作4、时序分析基本操作四、教学内容：6长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA软件入门时间90分地点工程训练中心320室讲授内容Max+PlusII软件是本次实习需要重点掌握的软件，希望大家能认真学习、勤加练习。1.建立工作文件夹1.1在电脑“桌面”上双击“我的电脑”图标，打开“我的电脑”。1.2双击“E”盘，打开“E盘”。1.3单击鼠标右键，选择“新建→新建文件夹”，并对其命名（文件夹名字必须是英文或由英文、数字、下划线组成的）。2.打开Max+PlusII软件并建立当前文件2.1鼠标左键双击Max+PlusII图标，打开该软件。2.2执行File→New，打开文件建立对话框。2.3选择希望使用的编辑器（原理图、符号、文本、波形图），建立新文件。3.输入设计内容（绘制图形、编写程序代码）4.保存设计文件4.1执行File→Save（或Saveas），打开文件保存对话框。4.2选择文件保存路径（E盘下自己新建的工作文件夹）。存盘位置错误，将导致“DONOTOPENVHDLWORK”的错误。4.3选择文件保存类型（原理图为GDF、VHDL程序为VHD）。类型选择错误，将导致“Error：Line1，…，syntexerror…”的语法错误。4.4输入文件名称（原理图任意起名，但必须是英文或英文及数字组成的；VHDL程序的名字必须和程序中entity后面的名字一致）。VHDL文件名称错误，将导致“Error：Line1，…，VHDLDesignFile…mustcontainanentityofthesamename”。4.5点击“OK”，完成保存操作。5.将设计文件设置为当前项目执行File→Project→setprojecttocurrentfile，实现项目的设置。6.侦错并修改7长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA软件入门时间90分地点工程训练中心320室讲授内容执行File→Project→Save&Check，实现设计侦错；若有错误则进行修改；若有警告，视硬件现象的情况再决定是否修改。7.选择编程器件7.1执行Assign→Device，打开器件选择对话框；7.2将对话框中所有的“∨”符号去掉；7.3在Family选项中选择FLEX10K；7.4在Device选项中选择EPF10K10LC84-4;7.5点击“OK”，完成器件选择。8.编译（执行File→Project→Save&Compile，实现编译）。9.波形仿真9.1建立波形文件。9.2设置仿真参数并存盘。9.3执行仿真（Max+PlusII→simulator→Start）。10.时序分析10.1延时分析。10.2建立、保持分析。10.3工作频率分析。（第9、10步不做要求）11.配置引脚11.1Max+PlusII→FloorPlanEditor。如果出现EAB视图，可以在灰色部分双击鼠标左键返回Device视图。11.2将设计中出现的I/O引脚放置到FPGA的数字端口上。如果在未放置的IO引脚没有出现在未放置IO引脚对话框中，在屏幕左侧点击第四项。11.3重复第8步操作。12.器件编程8长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA软件入门时间90分地点工程训练中心320室讲授内容12.1选择编程对话框，并保留在视线的最前端。执行Max+PlusII→Prog