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课后练习1.若短浮点数IEEE754编码为10111111010000000000000000000000，则其代表的十进制数是多少?2.已知X和Y，用变形补码计算X±Y，同时指出结果是否溢出。（1）X=0.11011，Y=-0.10011；（2）X=0.10111，Y=0.110113.设x＝2010×0.11011011，y＝2100×（－0.10101100），求浮点数x＋y=？4.某DRAM芯片内部的存储单元为128×128结构。该芯片每隔2ms至少要刷新一次，且刷新是通过顺序对所有128行的存储单元进行内部读操作和写操作实现的。设存储周期为500ns。求其刷新的开销（也即进行刷新操作的时间所占的百分比）5.用16K×8位的SRAM芯片构成64K×16位的存储器，试画出该存储器的组成逻辑框图。6.SRAM芯片有17位地址线和4位数据线。用这种芯片为32位字长的处理器构成1M×32比特的存储器，并采用内存条结构，问：（1）若每个内存条为256K×32比特，共需几个内存条？（2）每个内存条共需要多少片这样的芯片？（3）所构成的存储器需要用多少片这样的芯片？7.设储存器容量为256字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织，若存储器周期T=120ns，数据总线宽度64位，总线传送周期t=30ns。问顺序存储器和交叉存储器带宽各是多少?8.Cache存取周期为45ns，主存存取周期为200ns。已知在一段给定的时间内，CPU共访存4500次，而Cache的未命中率为10%，问:（1）CPU访问Cache和主存各多少次?（2）CPU访存的平均访问时间是多少?（3）Cache-主存系统的效率是多少?9.设主存容量16MB，Cache容量8KB，每字块8个字，每字32位，按字节编址，设计一个4路组相联映射的Cache组织。要求：（1）画出主存地址字段中各段的位数（2）设Cache初态为空，CPU依次从主存0，1，2…99号单元读出100个字（主存一次读出一个字），并重复此次序读10次，问命中率是多少？（3）如果cache的存取时间是50ns，主存的存取时间是500ns,根据命中率求平均存取时间。（4）计算cache/主存系统的效率。10.指令格式如下所示，其中OP为操作码，试分析指令格式的特点。11.已知指令格式中形式地址为D,PC为程序计数器,R1为基址寄存器,R2为变址寄存器，S为操作数。请依据下述指定的寻址方式,用字符表达式表示有效地址E或的计算值:（1）立即寻址S=（2）直接寻址E=（3）一次间接寻址E=（4）变址寻址E=（5）基址寻址E=（6）相对寻址E=（7）先变址后间接寻址E=（8）先间址后变址寻址E=OP--源寄存器目标寄存器159743012.设某计算机有变址寻址、间接寻址、相对寻址等寻址方式，设当前指令的地址码为001AH，正在执行的指令所在的地址为1F05H，变址寄存器的内容为23A0H。（1）当执行取指令时，如为变址寻址方式，则取出的数为多少？（2）如为间接寻址取出的数为多少？（3）当执行转移指令时，转移地址为多少？13.一条双字长直接寻址的子程序调用指令，其第一个字为操作码和寻址特征，第二个字为地址码5000H。假设PC当前值为2000H，SP的内容为0100H，栈顶内容为2746H，存储器按字节编址，而且进栈操作是先执行(SP)-△→SP，后存人数据。试回答下列几种情况下，PC、SP及栈顶内容各为多少?(1)CALL指令被读取前。(2)CALL指令被执行后。(3)子程序返回后。表4.3存储单元的地址与内容001AH23A0H1F05H2400H1F1FH2500H23A0H2600H23BAH1748H14.CPU结构如图5.4所示，其中包括一个累加寄存器AC，一个状态寄存器和其他4个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。（1）标明图中A、B、C、D个寄存器的名称。（2）简述取指令的数据通路。（3）简述完成指令LDAX的数据通路（X为主存地址，LDA的功能为（X）→AC）。（4）简述完成指令ADDY的数据通路（Y为主存地址，ADD的功能为（AC）+（Y）→AC）。（5）简述完成指令STAZ的数据通路（Z为主存地址，STA的功能为（AC）→Z）。主存储器MMACACBD操作控制器状态寄存器ALU+1图5.4某CPU结构图15.设有一运算器通路如图5.20所示，假设操作数a和b（均为补码）已分别放在通用寄存器R1和R2中，ALU有+、-、M（传送）3种操作功能。（1）指出互斥性微命令和兼容性微命令。（2）采用字段直接编码控制方式，设计适合此运算器的微指令格式。（3）画出计算（a-b）/2→R2的微程序流程图，问执行周期需要几条微指令？（4）按设计的微指令格式，写出（3）要求的微指令编码。R2inR3in图5.20运算器通路框图R3ALUPCR2R1+PCout-M+1移位器B选通门A选通门R1outR2outR3outR1inPCinMDR→AR1→AR2→AR3→AR1→BR2→BR3→BPC→BR1→BR2→BR3→B16.某机采用微程序控制方式，微指令字长24位，水平型编码控制的微指令格式，断定方式，共有微命令30个，构成4个相斥类，个包含5个、8个、14个和3个微命令，外部条件共3个。（1）控制存储器的容量应为多少？（2）设计出微指令的具体格式。17.已知某机采用微程序控制方式，其存储器容量为512×40（位），微程序在整个控制存储器中实现转移，可控制微程序的条件共12个，微指令采用水平型格式，后继微地址采用断定方式，如图5.24所示。（1）微指令中的三个字段分别应为多少位？（2）画出对应这种微指令格式的微程序控制器逻辑框图。微命令字段操作控制顺序控制判别测试字段下地址字段图5.24微指令格式18.假设总线的时钟频率为100MHZ，总线的传输周期为4个时钟周期，总线的宽度为32位，试求总线的数据传输率。若想提高一倍数据传输率，可采取什么措施？19.某磁盘存储器转速为3000r/min，共有4个记录面，5道/毫米，每道记录信息为12288Byte，最小磁道直径为230mm，共有275道。问：（1）磁盘存储器的容量是多少？（2）最高位密度与最低位密度是多少？（3）磁盘数据传输率是多少？（4）平均等待时间是多少？（5）给出一个磁盘地址格式方案。20.参见图8.4所示的二维中断系统，请问：（1）在中断情况下，CPU和设备的优先级如何？请按降序排列各设备的中断优先级。（2）若CPU执行设备B的中断服务程序，IM0、IM1、IM2的状态是什么？如果CPU执行设备D的中断服务程序，IM0、IM1、IM2的状态又是什么？如果CPU执行设备H的中断服务程序，IM0、IM1、IM2的状态又是什么？（3）每一级的IM能否对某个优先级的某个设备单独进行屏蔽？如果不能，采取什么方法可达到目的？（4）若设备C的提出中断请求，CPU就立即响应，应如何调整才能满足要求？高优先级低高优先级低设备A中断优先级排队电路与中断控制逻辑CPU设备B设备C设备D设备E设备F设备G设备H设备I0级IR1级IR2级IRIR001IR101IR201IM201IM101IM001&&&图8.4二维中断系统21.有5个中断源，Dl，D2，D3，D4，D5，它们的中断优先级从高到低分别是1级、2级、3级、4级、5级。每个中断源有5位中断屏蔽码，其中，“0”表示该中断源开放，“1”表示该中断源被屏蔽。改变后的中断屏蔽码如表8.4所示。(1)当使用改变后的中断码时，CPU处理各个中断源的中断请求的先后次序是什么?(2)当使用改变后的中断码时，Dl、D2、D3、D4、D5这5个中断源同时请求中断时，画出处理机响应中断源的中断的中断请求和实际运行过程中断服务程序的示意图。表8.4中断屏蔽码中断源正常的中断屏蔽码改变后的中断屏蔽码D11111110000D20111111000D30011111100D40001111111D50000111101