计算机组成原理多层次的存储器.

计算机组成原理武汉科技大学计算机科学与技术学院第三章多层次的存储器本章内容3.1存储器概述3.2SRAM存储器3.3DRAM存储器3.4只读存储器和闪速存储器3.5并行存储器3.6Cache存储器3.7虚拟存储器3.8奔腾系列机(IA-32体系结构)的虚存组织3.1存储器概述3.1.1存储器的分类半导体器件磁性材料——磁表面存储器(磁盘、磁带)光材料——光盘双极型MOS型1.按存储介质分2.按存取方式分随机存储器：如半导体存储器顺序存储器：如磁带半顺序存储器：如磁盘、光盘存储位元、存储单元、存储器目录4.按信息易失性分3.按存储内容的可变性分(半导体存储器的分类)只读存储器(ROM)随机读写存储器(RAM)易失性存储器：断电后信息消失(如RAM)非易失性存储器：断电后仍能保存信息(如磁盘)5.按在系统中的作用分MROMPROMEPROMEEPROMSRAMDRAM控制存储器高速缓冲存储器主存储器辅助(外)存储器闪速存储器(FLASH)NANDFLASHNORFLASH不可变或条件可变条件可变可变内存储器(CPU可直接访问)半导体存储器类型存储器类型种类可擦除性写机制易失性随机存取存储器RAM读-写存储器电，字节级电易失只读存储器ROM一次编程只读存储器不能掩模非易失可编程PROM电光擦可编程EPROM多次编程只读存储器紫外线，芯片级电擦可编程EEPROM电，字节级闪速存储器电，块级3.1.2存储器的分级设计存储器体系结构时应考虑——容量、速度和成本高速缓冲存储器(cache)——高速小容量半导体存储器主存储器(主存)——存放计算机运行期间的大量程序和数据；采用MOS半导体存储器构成外存储器(外存)——大容量辅助存储器各级存储器之间的关系3.1.2存储器分级结构CPU外存(辅存)寄存器高速缓冲存储器主存主机3.1.3主存储器的技术指标字存储单元、字地址；字节存储单元、字节地址按字寻址的计算机、按字节寻址的计算机存储容量——存储器中可以容纳的存储单元总数，通常用字数或字节数表示(单位：K、M、G、T)存取时间(存储器访问时间)——发出一次读操作命令到该操作完成，将数据读出到数据总线上所经历的时间；通常取写操作时间等于读操作时间存储周期——连续启动两次读操作所需间隔的最小时间，略大于存取时间存储器带宽：单位时间里存储器所存取的信息量指标含义表现单位存储容量一个存储器中可容纳的存储单元总数存储空间的大小字数，字节数KB、MB、GB、TB存取时间启动到完成一次存储器操作所经历的时间主存的速度ｎｓ存储周期连续启动两次操作所需间隔的最小时间主存的速度ｎｓ存储器带宽单位时间里存储器所存取的信息量数据传输速率位/秒，字节/秒3.2SRAM存储器内存采用半导体存储器，按信息存储的机理不同分类静态随机读写存储器(SRAM——StaticRAM)动态随机读写存储器(DRAM——DynamicRAM)目录3.2.1基本的静态存储元阵列1、存储位元——是一个触发器，具有两个稳定状态64×4位2、三组信号线地址线数据线控制线行线列线63地址译码器——双译码(二级译码)x向(A0~A7)、y向(A8~A14)3.2.2基本的SRAM逻辑结构——存储体、地址译码器和读写控制逻辑存储体(32K——256×128×8)读写控制逻辑(CS=0时)读操作——OE=0，G2开启，G1关闭写操作——WE=0，G1开启，G2关闭032767RAM32K83.2.3读/写周期波形图读周期读出时间tAQ读周期tRC写周期写时间tWD写周期tWC存取周期取tRC=tWC例1：SRAM的写入时序如图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出该写入时序中的错误，并画出正确的写入时序图。3.3DRAM存储器3.3.1DRAM存储元的记忆原理——由一个MOS晶体管和电容器组成的记忆电路目录3.3.1DRAM存储元的记忆原理1、MOS管作为开关使用，信息由电容器上的电荷量体现——电容器充满电荷代表存储了1；电容器放电没有电荷代表存储了03、写0——输出缓冲器和刷新缓冲器关闭；输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，电容上的电荷通过MOS管和位线放电5、读出1后存储位元重写1(1的读出是破坏性的)——输入缓冲器关闭，刷新缓冲器和输出缓冲器/读放打开，DOUT=1经刷新缓冲器送到位线上，再经MOS管写到电容上4、读出1——输入缓冲器和刷新缓冲器关闭；输出缓冲器/读放打开(R/W为高)；行选线为高，打开MOS管，电容上存储的1送到位线上，通过输出缓冲器/读出放大器发送到DOUT，即DOUT=12、写1——输出缓冲器和刷新缓冲器关闭；输入缓冲器打开(R/W为低)，DIN=1送到存储元位线上；行选线为高，打开MOS管，位线上的高电平给电容器充电与SRAM相比，增加的部件：以1M×4位的DRAM为例3.3.2DRAM芯片的逻辑结构(1)行、列地址锁存器——分时传送，RAS/CAS(2)刷新计数器及控制电路——按行刷新；刷新计数器的长度、刷新地址与读/写地址的切换1.读周期、写周期——从RAS下降沿开始，到下一个RAS的下降沿为止的时间(连续两个读周期的时间间隔)，通常取读周期=写周期3.3.3读/写周期、刷新周期2.刷新周期刷新周期：典型值2ms、8ms16ms；某些器件可大于100ms刷新操作以行为单位进行刷新方式集中式刷新分散式刷新异步式刷新3.3.3读/写周期、刷新周期例：设某个存储器结构为10241024的存储矩阵读/写周期为TC=0.5μs，刷新周期为8ms集中刷新方式集中式刷新：将一个刷新周期分为两部分——前一段时间进行正常读/写；后一段时间作为集中刷新时间•优点：对存储器的平均读/写时间影响不大，适用于高速存储器•缺点：在集中刷新时间内不能进行存取访问——死时间读/写/保持刷新tctc012149750110238ms集中刷新方式8ms分成16000个TC(=0.5μs)，只需1024个TC进行刷新分散刷新方式分散式刷新：将一个存储系统周期tS分为两半——前半段用于读/写，后半段为刷新时间tctR读/写刷新tS8ms读/写刷新刷新读/写分散刷新方式•优点：不存在死时间•缺点：刷新过于频繁，影响系统速度；如存储器读/写周期为0.5μs，则存储系统的周期至少应为1μs——整个系统速度降低设TC=0.5μs，系统周期TS=1μs，则只需1024μs即可刷新一遍，在8ms内可进行多次刷新异步刷新方式异步式刷新：前两种方式结合，先用刷新的行数对刷新周期进行分割，再将分割好的时间分为两部分——前段时间用于读/写，后一小段时间用于刷新读/写7.8μs8ms刷新读/写7.8μs刷新异步刷新方式将8ms分割成1024个时间段，每段时间为8ms/1024=7.8125μs(取7.8μs)，每隔7.8μs刷新一行，8ms内完成对所有1024行的一次刷新3.3.4存储器容量的扩充1、字长位数扩展——地址线和控制线公用；数据线分开连接所需芯片数d=设计要求的存储器容量/选择芯片存储容量2、字存储容量扩展——地址线和数据线公用，控制线中R/W公用，使能端EN不能公用，由地址总线的高位段译码决定片选信号所需芯片数(d=设计要求的存储器容量/选择芯片存储容量)CPUMDR主存MAR地址总线数据总线读写主存与CPU的连接原理用8K×1的存储器芯片组成8K×8位(位扩展)用16K×8的存储器芯片组成64K×8位(字扩展)用16K×4的存储器芯片组成64K×8(字位同时扩展)A15A14CPUWE2:4译码器11100100D0~D3D4~D7A0A13…CE16K×4WE…CE16K×4WEA0A13D0~D3CE16K×4WE…CE16K×4WEA0A13D0~D3CE16K×4WE…CE16K×4WEA0A13D0~D3CE16K×4WE…CE16K×4WEA0A13D0~D3…………3、存储器模块条(内存条)类型——SD、DDR、DDR2、DDR3封装——有30脚、72脚、100脚、144脚、168脚、184脚、240脚(DDR2、DDR3)30脚——8位数据线，容量256KB～32MB72脚——32位数据总线100脚以上——既用于32位又用于64位数据总线，容量4MB～512MBDDR3单条容量可达32GB3.3.4存储器容量的扩充转3.3.61.FPM-DRAM(快速页模式DRAM)——程序的局部性原理页——同一行地址的所有列地址单元集合读写周期中，首先由RAS确定行地址，然后在同一页中不再改变行地址(RAS保持有效)，直接由CAS选定不同的列地址3.3.5高级的DRAM结构快速页模式读操作时序图2.CDRAM(带高速缓冲存储器cache的动态存储器)——在DRAM芯片内集成一个小容量的SRAM3.3.5高级的DRAM结构SRAM是DRAM某一行的副本，可完成猝发式读取读出过程分析1M×4，其中SRAM512×43.SDRAM(同步型动态存储器)SDRAM的操作要求与系统时钟同步，在系统时钟的控制下从CPU获得地址、数据和控制信息，即：它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，不需要插入等待状态SDRAM基于双存储体系(甚至是多体系)结构——内含两个交错的存储阵列，允许两个内存页面同时打开3.3.5高级的DRAM结构[例]CDRAM内存条组成实例用8片1M×4位的CDRAM构成1M×32位(4MB)的存储模块8个芯片共用行选通、刷新和行地址A0A10猝发式存取过程增加附加位(同数据位一起写入DRAM中保存)3.3.6DRAM读/写的正确性校验最简单的校验——奇偶校验；最简单的纠错码——汉明码数据位单纠错时校验位单纠错/双检错时校验位8163264456756783.4只读存储器和闪速存储器3.4.1只读存储器ROM掩模ROM：存储内容固定的ROM，由生产厂家提供可编程ROM：用户写入内容，有的可多次写入一次性编程的PROM多次编程的EPROM和E2PROM目录只读存储器定义优点缺点掩模式数据在芯片制造过程中就确定可靠性和集成度高，价格便宜不能重写一次编程用户可自行改变某些存储元可以根据用户需要编程只能改写一次多次编程可以用紫外光照射或电擦除，然后再重新写入新数据可以多次改写ROM中的内容次数有限1.掩膜ROM3.4.1只读存储器ROM存储元构成：二极管、双极型晶体管、MOS管I/O电路Y地址译码工作原理：若管子的基极与选择线相连，该管导通，反向后输出为“1”；若基极与选择线不连通，则输出为“0”优点：可靠性和集成度高，价格便宜缺点：不能重写16×8位ROM阵列结构示意图行选线与栅极相连行选线与栅极不相连掩模ROM逻辑符号及内部逻辑框图A0A1A2A3A4列译码器和I/O电路行译码器A5A6A7输出缓冲器O0O1O2O3E0E1行地址列地址片选使能存储阵列32行8列4位ROM2564A0A1A2A3A4A5A6A7E0E1&EN2550AO0O1O2O3逻辑符号2.PROM(用户可编程一次)熔断丝结构PROM多发射极管基极连选择线编程写入时使某些熔断丝烧断3.4.1只读存储器ROM读出时熔断丝连通，输出为“1”熔断丝烧断为“0”以浮栅雪崩注入型MOS管为存储元的EPROM3、光擦除可编程EPROM(ErasibleProgrammableROM)3.4.1只读存储器ROMG1——浮置栅，无引出线；G2——控制栅，有引出线若漏极D端加约几十伏的脉冲电压，则沟道中的电场足够强，会造成雪崩，产生很多高能量电子；此时，若G2栅上加正电压，则沟道中的电子穿过氧化层注入到G1栅，使G1栅积累负电荷G1栅周围都是绝缘的二氧化硅层，泄漏电流极小，所以一旦电子注入到G1栅后，能长期保存3.EPROM3.EPROM0和1的存储——当G1栅有电子积