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21第二章QuartusII的使用2.1QuartusII概述QuartusII是Altera公司继MAX＋PLUSII后，所提供的FPGA/CPLD开发集成环境，主要针对本公司新器件和大规模FPGA的开发。QuartusII提供一个容易适应特定设计所需要的完整的多平台设计环境。它不仅包括FPGA/CPLD设计所有阶段的解决方案，而且也提供可编程片上系统（SOPC）设计的综合性环境。QuartusII除了保留有MAX＋PLUSII的特色外，也可以利用第三方的综合工具，如Synopsys、NativeLink、仿真工具ModelSim等。2.1.1设计的主要环节QuartusII可以使设计者完成设计输入、分析与综合、仿真、布局布线、时序分析及编程下载等工作。下图显示了使用QuartusII进行设计的各主要环节。设计输入分析与综合布局布线引脚锁定及下载时序分析功能仿真时序仿真全编译图2.1.1QuartusII进行设计的主要环节这几个环节分别介绍如下：1.设计输入设计输入包括图形输入和硬件描述语言（HDL）文本输入两大类型。本次实验中主要用到其中的原理图输入和VHDL输入两种方式。HDL设计方式是现今设计大规模数字集成电路的常用形式，除IEEE标准中VHDL与VerilogHDL两种形式外，还有各自FPGA厂家推出的专用语言，如QuartusII下的AHDL。HDL语言描述在状态机、控制逻辑、总线功能方面较强；而原理图输入在顶层设计、数据通路逻辑等方面具有图形化强、功能明确等特点。QuartusII支持层次化设计，可以在一个新的输入编辑环境中调用不同输入设计方式完成的模块，从而完成混合输入设计以发挥二者各自特色。222.分析与综合在完成设计输入之后，即可对其进行分析与综合。其中先进行语法的分析与校正，然后依据逻辑设计的描述和各种约束条件进行编译、优化、转换和综合。最终获得门级电路甚至更底层的电路描述网表文件。因此，综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。既可以使用QuartusII中的综合器来分析设计文件和建立工程数据库，也可使用其他EDA综合工具综合设计文件，然后产生与QuartusII软件配合使用的网表文件。3.仿真仿真包括功能仿真和时序仿真。进行功能仿真，即直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能否满足原设计的要求，仿真过程没有加入时序信息，不涉及具体器件的硬件特性。而时序仿真接近真实器件运行特性的仿真，仿真精度高。QuartusII可以通过建立和编辑波形文件，来执行仿真波形的模拟分析。4.布局布线若功能仿真结果满足逻辑设计，则可执行布局布线。它的目的是将综合后产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。在QuartusII中，是使用由综合中建立的数据库，将工程的逻辑和时序要求与器件的可用资源相匹配。它将每个逻辑功能分配给最好的逻辑单元位置，进行布线和时序，并选择相应的互连路径和引脚分配。5.时序分析QuartusII中的时序分析功能可以分析设计中所有逻辑的性能，并协助引导适配器满足设计中的时序分析要求。还可以进行最少的时序分析，报告最佳情况时序结果，验证驱动芯片外信号的时钟至管脚延时。6.引脚锁定及下载为了对设计工程进行硬件测试，应将其输入输出信号锁定在芯片确定的引脚上。最后是将下载或配置文件通过编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证。2.1.2QuartusII的主界面双击桌面上的QuartusII图标，打开主界面，如图2.1.2所示。主界面上除了工程导航栏、进度栏和信息窗口之外，中间大块区域既是源文件输入区也是仿真、编译后结果的查看区。而快捷按钮栏中的每个按钮都可在菜单中找到相对应的命令。在后面的实例中，会介绍如何从栏目和窗口中读取需要的信息。23图2.1.2QuartusII的主界面2.2QuartusII的VHDL输入设计流程本节将以一个4分频的分频器为例，介绍运用QuartusII实现其功能的详细步骤及方法。其主要设计流程如下：新建工程→新建VHDL设计文件→功能仿真→全编译→时序仿真→引脚锁定和下载。2.2.1新建工程首先建立自己的工作文件夹，用来存放所有的设计工程及文件，建议用DA＋学号。在工作文件夹中还可以再建立设计工程的文件夹，不同的设计项目放在不同的文件夹中。在机房里所有用户文件夹都建在D盘中，文件夹名称中最好不要含有中文。如D:\DA2004010111\divider4。具体操作步骤如下：1.选取菜单中File－NewProjectWizard，出现新建工程向导窗口。直接点击Next进入设置窗口如图2.2.1所示。工程导航栏进度栏信息窗口菜单栏快捷按钮栏24图2.2.1新建工程向导2.在工程目录设定处按，在SelectDiretory对话框中选择此工程的存放路径，如图中所示为D:\DA2004010111\divider4。选中后，点击打开按钮。与此同时，QuartusII自动将工程名称、顶层设计实体名称与存放工程的文件夹名称一样，同为divider4。3.点击Next进入添加文件窗口（图略）。如果文件夹中存有已录入的与工程相关的输入文件，那么可以直接添加到工程中来。因为目前没有任何输入文件，所以点击Next进入下一窗口，即选择目标芯片窗口如图2.2.2所示。4.在Family栏中选择目标芯片系列――Cyclone，然后选择此系列中的具体芯片型号为EP1C6Q240C8。5.点击Next进入EDA工具设置窗口（图略），勾选要用的第三方EDA工具。本次操作不采用第三方工具，因此点击Next进入最后的总结窗口（图略）。在这个窗口中列出了所有前面设置的结果。如果有错误可以点击Back回去一一修改，否则按Finish结束。经过第一次的设置后，以后再新建工程时目标芯片等设置可以略掉，只需在图2.2.1中设定好工程的存放路径后就直接点击Finish结束。这时在QuartusII主界面左侧的工程导航栏ProjectNavigator中显示本工程的顶层设计文件名称为divider4，如图2.2.3所示。若没有出现导航栏，可以从菜单栏View－Utility－ProjectNavigator中调出。图2.2.3工程导航栏25图2.2.2选择目标芯片2.2.2新建VHDL设计文件在建好工程后，就可以添加VHDL输入文件。有以下几个步骤：1.在QuartusII主界面菜单栏中选择File－New，弹出新建设计文件窗口如图2.2.4所示。在DeviceDesignFiles页选中VHDLFile项，点击OK按钮打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。2.输入VHDL文件有两种方式：一个是直接在空白处输入设计文件，4分频的VHDL文件如下所示图2.2.4新建VHDL设计文件26最后保存文件名为“divider4.vhd”。注意：确认文件保存在本工程文件夹下、实体名和VHDL设计文件名一致，而且在保存时要勾选“保存为”对话框中下方的“Addfiletocurrentproject”选项。另一个方式是通过使用模板来输入文件。方法是选择菜单Edit－InsertTemplate或在空白窗口中单击右键选择InsertTemplate，弹出插入模板窗口如图2.2.5所示。在左侧Showsyntaxof列表中选中VHDL，然后从右侧Templatesection列表中选取ArchitectureBody并点击OK即可。那么就会将结构体模板插入到文本编辑窗口中，随后修改模版内容成为所需要的VHDL输入文件。在Templatesection列表中还有其他多种模版形式，可以提供给设计者使用。27图2.2.5插入模板2.2.3功能仿真因为功能仿真只是要对设计文件进行逻辑功能的测试，不经过适配也不涉及具体器件的硬件特性。所以直接进行功能仿真的好处是编译耗时短，提高开发效率。在这节中将介绍如何对VHDL设计文件进行分析与综合，然后通过观察输入输出波形的关系来检查它是否满足设计要求。一、对VHDL设计文件执行分析与综合。从菜单栏中选择Processing－Start－StartAnalysis&Synthesis或单击快捷按钮。编译进行时，将检查文件的逻辑完整性及语法错误等，并在左侧Status栏中显示编译的进度，同时主界面下方的信息窗口中实时显示进程中的各条信息。如果出现错误信息，可双击此条文，则立即在VHDL设计文件中标记至相应位置。一般在多条错误信息中只要修改最上面显示的错误即可，因为一种错误会导致多个错误信息的出现。修改后保存文件重新执行编译，直至排除所有的错误。二、指定功能仿真模式。选择菜单中Assignments－settings或快捷按钮，在左侧28Category栏中选中SimulatorSettings，然后在右侧Simulationmode的下拉栏中选中Functional如图2.2.6所示。图2.2.6指定功能仿真模式三、通过建立波形文件进行仿真。具体步骤如下：1.在QuartusII主界面菜单栏中选择File－New，在OtherFiles页选中VectorWaveformFile项，如图2.2.7所示。点击OK按钮打开空白波形编辑窗口，其默认文件名为“Waveforml.vwf”。2.选择菜单栏中Edit－InsertNodeorBus，弹出插入节点窗口如图2.2.8所示。图2.2.7新建波形文件29图2.2.8插入节点3.点击上图中的NodeFinder按钮，再点击弹出窗口中的List按钮。在左侧NodesFound窗口中选取clkin及clkout，然后点击按钮将选中信号选取至右侧SelectedNodes窗口中，如图2.2.9所示。最后点击OK回到插入节点窗口，再次点击OK回到波形编辑窗口。图2.2.9选取信号4.选中输入信号clkin使之成为蓝条显示，选取波形编辑窗口左侧栏中的按钮，接受默认设置，结果如图2.2.10所示。保存此波形文件名为“divider4.vwf”。30图2.2.10设置输入信号5.运行菜单Processing－GenerateFunctionalSimulationNetlist命令产生用于功能仿真的网表文件。6.选取Processing－StartSimulation或快捷按钮执行模拟仿真。仿真无误后，通过点击按钮或右键菜单中的Zoom命令将波形放至合适大小，仿真结果波形图如图2.2.11所示。从图中可以看到输出clkout的周期是输入clkin的4倍，符合设计要求。图2.2.11功能仿真结果波形图2.2.4编译前的一些设置及全编译QuartusII编译器是由一系列处理模块构成的，它们负责对设计项目进行查错、逻辑综合、结构综合、输出结果的编辑配置及时序分析。在编译前，设计者可以通过不同的设置，使编译器利用不同的综合和适配技术，以提高设计项目的工作速度，优化器件的资源利用率。设计者在执行编译时，既可以StartCompilation全编译；也可以选择Start菜单中的不同选项，来分别进行分析与综合、布局布线（适配）、时序分析等等。我们在前一小节做功能仿真时实际上就已经执行了全编译中分析与综合，当然也可以执行完全编译后再做功能仿真。在这节中将介绍编译前的准备工作，进行全编译的步骤及编译成功后获得的结果。一、在编译处理前，必须做好一些必要的设置。一般常做的有以下几个步骤：311.如果前面新建工程时已经选定了目标芯片，那么这步可以跳过不做。否则可以选择菜单中Assignments－settings或快捷按钮，在左侧Category栏中选中Device，然后在右侧界面中按图2.2.2中所示选取目标芯片EP1C6Q240C8。2.选择菜单中Assignments－settings或快捷按钮，在左侧Category栏中选中Device，然后在右侧界面中单击Device&PinOptions按钮，弹出窗口如图2.2.12所