组成原理课程ppt3.

1第三章多层次的存储器3.1存储器概述3.2SRAM存储器3.3DRAM存储器3.4只读存储器和闪速存储器3.5并行存储器3.6Cache存储器3.7虚拟存储器3.8奔腾系列机的虚存组织返回23.1存储器概述3.1.1存储器的分类3.1.2存储器的分级3.1.3主存储器的技术指标返回33.1.1存储器的分类按存储介质分类：磁表面/半导体存储器按存取方式分类：随机/顺序存取（磁带）按读写功能分类：ROM，RAMRAM：双极型/MOSROM：MROM/PROM/EPROM/EEPROM按信息的可保存性分类：永久性和非永久性的按存储器系统中的作用分类：主/辅/缓/控43.1.2存储器的分级目前存储器的特点是：•速度快的存储器价格贵，容量小；•价格低的存储器速度慢，容量大。在计算机存储器体系结构设计时，我们希望存储器系统的性能高、价格低，那么在存储器系统设计时，应当在存储器容量，速度和价格方面的因素作折中考虑，建立了分层次的存储器体系结构如下图所示。53.1.2存储器的分级高速缓冲存储器简称cache，它是计算机系统中的一个高速小容量半导体存储器。主存储器简称主存，是计算机系统的主要存储器，用来存放计算机运行期间的大量程序和数据。外存储器简称外存，它是大容量辅助存储器。CAI63.1.3主存储器的技术指标字存储单元：存放一个机器字的存储单元，相应的单元地址叫字地址。字节存储单元：存放一个字节的单元，相应的地址称为字节地址。存储容量：指一个存储器中可以容纳的存储单元总数。存储容量越大，能存储的信息就越多。存取时间又称存储器访问时间：指一次读操作命令发出到该操作完成，将数据读出到数据总线上所经历的时间。通常取写操作时间等于读操作时间，故称为存储器存取时间。存储周期：指连续启动两次读操作所需间隔的最小时间。通常，存储周期略大于存取时间，其时间单位为ns。存储器带宽：单位时间里存储器所存取的信息量，通常以位/秒或字节/秒做度量单位。73.2SRAM存储器3.2.1基本的静态存储元阵列3.2.2基本的SRAM逻辑结构3.2.3读/写周期波形图83.2SRAM存储器主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两类：静态读写存储器(SRAM)：存取速度快动态读写存储器(DRAM)：存储容量不如SRAM大。93.2.1基本的静态存储元阵列1、存储位元2、三组信号线地址线数据线行线列线控制线CAI103.2.2基本的SRAM逻辑结构SRAM芯大多采用双译码方式，以便组织更大的存储容量。采用了二级译码：将地址分成x向、y向两部分如图所示。CAI113.2.2基本的SRAM逻辑结构存储体（256×128×8）通常把各个字的同一个字的同一位集成在一个芯片（32K×1）中，32K位排成256×128的矩阵。8个片子就可以构成32KB。地址译码器采用双译码的方式（减少选择线的数目）。A0~A7为行地址译码线A8~A14为列地址译码线123.2.2基本的SRAM逻辑结构读与写的互锁逻辑控制信号中CS是片选信号，CS有效时（低电平），门G1、G2均被打开。OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。133.2.3读/写周期波形图读周期读出时间Taq读周期时间Trc写周期写周期时间Twc写时间twd存取周期读周期时间Trc=写时间twdCAI14例1：图3.5(a)是SRA的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。CAI153.3DRAM存储器3.3.1DRAM存储位元的记忆原理3.3.2DRAM芯片的逻辑结构3.3.3读/写周期、刷新周期3.3.4存储器容量的扩充3.3.5高级的DRAM结构3.3.6DRAM主存读/写的正确性校验163.3.1DRAM存储位元的记忆原理SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如图3.6所示。173.3.1DRAM存储位元的记忆原理CAI183.3.2DRAM芯片的逻辑结构下面我们通过一个例子来看一下动态存储器的逻辑结构如图。图3.7(a)示出1M×4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（NC）。图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：（1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是分时传送地址码。若地址总线宽度为10位，先传送地址码A0～A9，由行选通信号RAS打入到行地址锁存器；然后传送地址码A10～A19，由列选通信号CRS打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达20位，存储容量为1M×4位。（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。193.3.2DRAM芯片的逻辑结构CAI203.3.3读/写周期、刷新周期1、读/写周期读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。CAI213.3.3读/写周期、刷新周期2、刷新周期刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。刷新操作有两种刷新方式：集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。分散式刷新:每一行的刷新插入到正常的读/写周期之中。例如p72图3.7所示的DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms÷1024=7.8us进行一次。223.3.4存储器容量的扩充1、字长位数扩展给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。d=设计要求的存储器容量/选择芯片存储器容量[例2]利用1M×4位的SRAM芯片，设计一个存储容量为1M×8位的SRAM存储器。解：所需芯片数量=(1M×8)/(1M×4)=2片设计的存储器字长为8位，存储器容量不变。连接的三组信号线与例相似，即地址线、控制线公用，数据线分高4位、低4位，但数据线是双向的，与SRAM芯片的I/O端相连接。见书上图3.9所示。存储器芯片的容量是有限的,为了满足实际存储器的容量要求，需要对存储器进行扩展。主要方法有：★位扩展法：只加大字长，而存储器的字数与存储器芯片字数一致,对片子没有选片要求使用8K×1的RAM存储器芯片,组成8K×8位的存储器的CAI演示★字扩展法:仅在字向扩充，而位数不变.需由片选信号来区分各片地址。用16K×8位的芯片采用字扩展法组成64K×8位的存储器连接图演示★字位同时扩展法:一个存储器的容量假定为M×N位，若使用L×k位的芯片(L＜M,k＜N)，需要在字向和位向同时进行扩展。此时共需要(M/L×(N/k)个存储器芯片。373.3.4存储器容量的扩充2、字存储容量扩展给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。[例3]利用1M×8位的DRAM芯片设计2M×8位的DRAM存储器解：所需芯片数d=（2M×8）/（1M×8）=2(片)设计的存储器见书上图3.10所示。字长位数不变，地址总线A0~A19同时连接到2片DRAM的地址输入端，地址总线最高位有A20、A20，分别作为两片DRAM的片选信号，两个芯片不会同时工作。383.3.4存储器容量的扩充3、存储器模块条存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。内存条有30脚、72脚、100脚、144脚、168脚等多种形式。30脚内存条设计成8位数据线，存储容量从256KB～32MB。72脚内存条设计成32位数据总线100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB～512MB。393.3.5高级的DRAM结构1、FPMDRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号RAS确定行地址，然后由低电平的列选信号CAS确定列地址。下一次寻找操作，也是由RAS选定行地址，CAS选定列地址，依此类推，如下图所示。CAI403.3.5高级的DRAM结构2、CDRAMCDRAM称为带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。如图所示出1M×4位CDRAM芯片的结构框图，其中SRAM为512×4位。CAI413.3.5高级的DRAM结构3、SDRAMSDRAM称为同步型动态存储器。计算机系统中的CPU使用的是系统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和时序关系见下一页图和动画。42CAI433.3.5高级的DRAM结构[例4]CDRAM内存条组成实例。一片CDRAM的容量为1M×4位，8片这样的芯片可组成1M×32位4MB的存储模块，其组成如下图所示。CAI443.3.6DRAM主存读/写的正确性校验DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存。其原理如图所示。CAI453.4只读存储器和闪速存储器3.4.1只读存储器ROM3.4.2FLASH存储器463.4.1只读存储器ROMROM叫做只读存储器。顾名思义，只读的意思是在它工作时只能读出，不能写入。然而其中存储的原始数据，必须在它工作以前写入。只读存储器由于工作可靠，保密性强，在计算机系统中得到广泛的应用。主要有两类：掩模ROM：掩模ROM实际上是一个存储内容固定的ROM，由生产厂家提供产品。可编程ROM：用户后写入内容，有些可以多次写入。一次性编程的PROM多次编程的EPROM和E2PROM。473.4.1只读存储器ROM1、掩模ROM(1)掩模ROM的阵列结构和存储元CAI483.4.1只读存储器ROM1、掩模ROM(2)掩模ROM的逻辑符号和内部逻辑框图CAI493.4.1只读存储器ROM2、可编程ROMEPROM叫做光擦除可编程可读存储器。它的存储内容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新的内容。现以浮栅雪崩注入型MOS管为存储元的EPROM为例进行说明，结构如