搜索
《计算机组成原理》试卷三一．选择题（每小题1分，共20分）1.对计算机的产生有重要影响的是______。A．牛顿维纳图灵B．莱布尼兹布尔图灵C．巴贝奇维纳麦克斯韦D．莱布尼兹布尔克雷2.定点16位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围是______。A．-215─215-1B．-215-1─215-1C．-215+1─215D．-215─2153.下列数中最小的数是______。A．（101001）2B．（52）8C．（2B）16D．（44）104.已知X0且[X]原=X0.X1X2…Xn，则[X]补可通过______求得。A．各位求反，末位加1B．求补C．除X0外求补D．[X]反-15.运算器虽有许多部件组成，但核心部件是______。A．数据总线B．算术逻辑运算单元C．多路开关D．累加寄存器6.EPROM是指______。A．读写存储器B．只读存储器C．可编程的只读存储起器D．光擦除可编程的只读存储器7.某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是______。A．0─4MBB．0─2MBC．0─2MD．0─1M8.双端口存储器所以能高速进行读写，是因为采用______。A．高速芯片B．两套相互独立的读写电路C．流水技术D．新型器件9.单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个数常需采用______。A．堆栈寻址方式B．立即寻址方式C．隐含寻址方式D．间接寻址方式10.指令周期是指______。A．CPU从主存取出一条指令的时间B．CPU执行一条指令的时间C．CPU从主存取出一条指令加上执行这条指令的时间D．时钟周期时间11.同步控制是______。A．只适用于CPU控制的方式B．只适用于外围设备控制的方式C．由统一时序信号控制的方式D．所有指令控制时间都相同的方式12.从信息流的传送效率来看，______工作效率最低。A．三总线系统B．单总线系统C．双总线系统D．多总线系统13.一个256KB的DRAM芯片，其地址线和数据线总和为A．16B．18C．26D．3014.算术右移指令执行的操作是______。A．符号位填0，并顺次右移1位，最低位移至进位标志位B．符号位不变，并顺次右移1位，最低位移至进位标志位C．进位标志位移至符号位，顺次右移1位，最低位移至进位标志位D．符号位填1，并顺次右移1位，最低位移至进位标志位15.微程序控制器中，机器指令与微指令的关系是______。A．每一条机器指令由一般微指令编成的微程序来解释执行B．每一条机器指令由一条微指令来执行C．一段机器指令组成的程序可由一条微指令来执行D．一条微指令由若干条机器指令组成16.以下描述中基本概念不正确的是______。A．PCI总线是层次总线B．PCI总线采用异步时序协议和分布式仲裁策略C．Futurebus+总线能支持64位地址D．Futurebus+总线适合于高成本的较大规模计算机系统17.计算机的外围设备是指______。A．输入/输出设备B．外存储器C．远程通信设备D．除了CPU和内存以外的其它设备18.CRT的颜色数为256色，则刷新存储器每个单元的字长是______。A．256位B．16位C．8位D．7位19.通道对CPU的请求形式是______。A．自陷B．中断C．通道命令D．跳转指令20.中断向量地址是______。A．子程序入口地址B．中断服务例行程序入口地址C．中断服务例行程序入口地址的指示器D．中断返回地址二．填空题（每空1分，共20分）1.按IEEE754标准，一个浮点数由A.______、B.______、C.______三个域组成。2.闪速存储器能提供高性能、低功耗、高可靠性以及A.______能力，因此作为B.______用于便携式电脑中。3.寻址方式按操作数的物理位置不同，多使用A.______型和B.______型，前者比后者执行速度快。4.堆栈是一种特殊的A.______寻址方式，它采用B.______原理。按构造不同，分为寄存器堆栈和C.______堆栈。5.当今的CPU芯片除了包括定点运算器和控制器外，还包括A.______、B.______、运算器和C.______管理等部件。6.奔腾CPU中L2级cache的内容是A.______的子集，而B.______内容又是L2级cache的子集。7.为了解决多个A.______同时竞争总线B.______，必须具有C.______部件。8.并行I/O接口A.______和串行I/O接口B.______是两个目前最具权威性和发展前景的标准接口。三．简答题（每题5分，共20分）1.什么是闪速存储器？它有哪些特点？2.说明总线结构对计算机系统性能的影响。3.什么是CISC？CISC指令系统的特点是什么？4.指令和数据均存放在内存中，CPU如何从时间和空间上区分它们是指令还是数据？四．应用题（每题5分，共40分）1.设[X]补=X0.X1X2…Xn，求证：[X/2]补=X0.X0X1X2…Xn。2.某加法器进位链小组信号为C4C3C2C1,低位来的进位信号为C0，请按串行进位方式写出C4C3C2C1的逻辑表达式。3.存储器容量为32字，字长64位，模块数m=8，用交叉方式进行组织。存储周期T=200ns,数据总线宽度为64位，总线传输周期τ=50ns。问该存储器的带宽是多少？4.指令格式结构如下所示，试分析指令格式特点。1512119865320OP寻址方式寄存器寻址方式寄存器源地址目标地址5.用时空图法证明流水CPU比非流水CPU具有更高的吞吐率。6.某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个时钟周期，总线时钟频率为33MHz，求总线带宽是多少？7.一个基本的DMA控制器应包括哪些逻辑构件？8.某刷新存储器所需的带宽为160MB/S。实际工作时，显示适配器的几个功能部分要争用刷存的带宽。假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。问刷存总带宽应为多少？为达到这样的刷存带宽，应采取何种技术措施？试卷三答案一．选择题1.B2.A3.A4.C5.B6.D7.C8.B9.C10.C11.C12.A13.C14.B15.A16.B17.D18.C19.B20.C二．填空题1.A.符号位B.阶码C.尾数2.A.瞬时启动B.固态盘3.A.RRB.RS4.A.数据B.先进后出C.存储器5.A.cacheB.浮点C.存储6.A.主存B.L1级cache7.A.主设备B.控制权C.总线仲裁8.A.SCSIB.IEEE1394三．简答题1.解：闪速存储器是高密度、非易失性的读/写半导体存储器。从原理上看，它属于ROM型存储器，但是它又可随机改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM的定义和划分已失去意义。因而它是一种全新的存储器技术。闪速存储器的特点：（1）固有的非易失性，（2）廉价的高密度，（3）可直接执行，（4）固态性能。2.（1）最大存储容量单总线系统中，最大内存容量必须小于由计算机字长所决定的可能的地址总线。双总线系统中，存储容量不会受到外围设备数量的影响（2）指令系统双总线系统，必须有专门的I/O指令系统单总线系统，访问内存和I/O使用相同指令（3）吞吐量总线数量越多，吞吐能力越大3.CISC是复杂指令系统计算机的英文缩写。其特点是：（1）指令系统复杂庞大，指令数目一般多达2、3百条。（2）寻址方式多（3）指令格式多（4）指令字长不固定（5）可访存指令不加限制（6）各种指令使用频率相差很大（7）各种指令执行时间相差很大（8）大多数采用微程序控制器4.从时间上讲,取指令事件发生在“取指周期”，取数据事件发生在“执行周期”。从空间上讲，从内存读出指令流流向控制器（指令寄存器）。从内存读出数据流流向运算器（通用寄存器）。四．应用题1.证明：因为X=-X0+Xi2-i所以X/2=-X0/2+1/2Xi2-I=-X0+X0/2+1/2Xi2-i=-X0+Xi2-（i+1）由于X/2=-X0+Xi2-（i+1）根据补码与真值的关系便有：[X/2]补=X0.X0X1X2…Xn2.串行方式：C1=G1+P1C0C2=G1+P2C1C3=G3+P3C2C4=G4+P4C3其中G1=A1B1P1=A1⊕B1G2=A2B2P2=A2⊕B2G3=A3B3P3=A3⊕B3G4=A4B4P4=A4⊕B43.解：连续读出m=8个字的信息量是：q=64位×8=512位连续读出8个字所需的时间是：t=T+（m–1）τ=200+7×50=5.5×10-7s交叉存储器的带宽是:W=q/t=512/（5.5×10-7s）≈93×107位/s4.（1）OP字段指定16种操作（2）单字长二地址指令（3）每个操作数可以指定8种寻址方式（4）操作数可以是RR型、RS型、SS型5.解：时空图法：假设指令周期包含四个子过程：取指令（IF）、指令译码（ID）、取操作数（EX）、进行运算（WB），每个子过程称为过程段（Si），这样，一个流水线由一系列串连的过程段组成。在统一时钟信号控制下，数据从一个过程段流向相邻的过程段。S1S2S3S4入→(a)指令周期流程图C5.1图C5.1（b）表示非流水CPU的时空图。由于上一条指令的四个子过程全部执行完毕后才能开始下一条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行结束。图C5.1（c）表示流水CPU的时空图。由于上一条指令与下一条指令的四个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。比较后发现：流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行2条指令，因此流水CPU具有更强大的数据吞吐能力。6.解：设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个周期传送的数据量用D表示，根据总线带宽定义，有：Dr=D/T=D×f=4B×33×106/s=132MB/s7.答：应当包括：内存地址计数器字计数器数据缓冲寄存器“DMA请求”标志“控制/状态”逻辑中断机构等逻辑构件8.解：刷存总带宽160MB/S×100/50=320MB/S可采用如下技术措施：（1）使用高速的DRAM芯片组成刷存（2）刷存采用多体交叉结构（3）加大刷存至显示控制器的内部总线宽度IFIDEXWB（4）刷存采用双端口存储器结构，将刷新端口与更新端口分开薃肀莂蒃袂肀肂虿袈聿芄薂螄肈莇螇蚀肇葿薀罿肆腿莃袅肅芁薈螁膄莃莁蚇膄肃薇薃膃芅荿羁膂莈蚅袇膁蒀蒈螃膀膀蚃虿腿节蒆羈芈莄蚁袄芈蒆蒄螀芇膆蚀蚆袃莈蒃蚂袂蒁螈羀袁膀薁袆袁芃螆螂袀莅蕿蚈衿蒇莂羇羈膇薇袃羇艿莀蝿羆蒂薆螅羅膁蒈蚁羅芄蚄罿羄莆蒇袅羃蒈蚂螁羂膈蒅蚇肁芀蚁薃肀莂蒃袂肀肂虿袈聿芄薂螄肈莇螇蚀肇葿薀罿肆腿莃袅肅芁薈螁膄莃莁蚇膄肃薇薃膃芅荿羁膂莈蚅袇膁蒀蒈螃膀膀蚃虿腿节蒆羈芈莄蚁袄芈蒆蒄螀芇膆蚀蚆袃莈蒃蚂袂蒁螈羀袁膀薁袆袁芃螆螂袀莅蕿蚈衿蒇莂羇羈膇薇袃羇艿莀蝿羆蒂薆螅羅膁蒈蚁羅芄蚄罿羄莆蒇袅羃蒈蚂螁羂膈蒅蚇肁芀蚁薃肀莂蒃袂肀肂虿袈聿芄薂螄肈莇螇蚀肇葿薀罿肆腿莃袅肅芁薈螁膄莃莁蚇膄肃薇薃膃芅荿螀羀膆蒃蚆肀芈芆薂聿羈蒂蒈肈肀芅袆肇芃薀螂肆莅莃蚈肅肅薈薄蚂膇莁蒀蚁艿薇蝿螀罿荿蚅蝿肁薅薁螈膄莈薇螈莆膀袆螇肆蒆螁螆膈艿蚇螅芀蒄薃螄羀芇葿袃肂蒃螈袂膄芅蚄袂芇蒁蚀袁肆芄薆袀腿蕿蒂衿芁莂螁袈羁薇蚇袇肃莀薃羆膅薆葿羆芈荿螇羅羇膁螃羄膀莇虿羃节芀薅羂羂蒅蒁羁肄芈螀羀膆蒃蚆肀芈芆薂聿羈蒂蒈肈肀芅袆肇芃薀螂肆莅莃蚈肅肅薈薄蚂膇莁蒀蚁艿薇蝿螀罿荿蚅蝿肁薅薁螈膄莈薇螈莆膀袆螇肆蒆螁螆膈艿蚇螅芀蒄薃螄羀芇葿袃肂蒃螈袂膄芅蚄袂芇蒁蚀袁肆芄薆袀腿蕿蒂衿芁莂螁袈羁薇蚇袇肃莀薃羆膅薆葿羆芈荿螇羅羇膁螃羄膀莇虿羃节芀薅羂羂蒅蒁羁肄芈螀羀膆蒃蚆肀芈芆薂聿羈蒂蒈肈肀芅袆肇芃薀螂肆莅莃蚈肅肅薈薄蚂膇莁蒀蚁艿薇蝿螀罿荿蚅蝿肁薅薁螈膄莈薇螈莆膀袆螇肆蒆螁螆膈艿蚇螅芀蒄薃螄羀芇葿袃肂蒃螈袂膄芅蚄袂芇蒁蚀袁肆芄薆袀腿蕿蒂衿芁莂螁袈羁薇蚇袇肃莀薃羆膅薆葿羆芈荿螇羅羇膁螃羄膀莇虿羃节芀薅羂羂蒅蒁羁肄芈螀羀膆