计算机组成练习题

例1.某CPU结构如图，其中有一个累加寄存器AC、一个状态寄存器和其它4个寄存器，各部分连线表示数据通路，箭头表示信息传送方向：（1）标明图中4个寄存器的名称；（2）简述指令从主存取到控制器的数据通路；（3）简述数据在运算器和主存之间进行存/取访问的数据通路。例2.某双总线结构的机器如图，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W信号控制），MAR为主存地址寄存器，MDR为数据缓冲寄存器，ALU有+、﹣信号决定可完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有控制信号，例如Yi表示Y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制，ALU执行减法时Y中存放被减数：SUBR1,R3指令完成(R3)-(R1)→R3的功能操作，画出其指令周期流程图，并列出相应的微操作控制信号。例3.某机器有8条微指令I1-I8，每条微指令所包含的微命令控制信号如表所示：a-j对应10种不同性质的微命令信号，假设一条微指令的控制字段为8位，请安排微指令的控制字段格式。主存储器MacACbdALU操作控制器状态寄存器CPU+1IRXPCMARMMDRR0R1R2R3YALUIRiIRoPCiPCoMARi+-GR/WMDRiMDRoR0iR0oR3iR3oA总线B总线XiYi例4.某运算器数据通路如图所示，假设操作数a和b（补码）已分别放在通用寄存器R1和R2中，ALU有+、-、M(传送)三种操作功能：（1）指出相容性微操作和相斥性微操作；（2）用字段直接译码法设计适用此运算器的微指令格式。例5.某模型机部件如下所示：M：主存，MDR：主存数据缓冲寄存器，IR：指令寄存器MAR：主存地址寄存器，PC：程序计数器R0-R3：通用寄存器，C、D：暂存器（1）补充各部件之间的主要连线，并注明数据流动方向；（2）给出ADD(R1),(R2)指令的执行流程。注：该指令采用寄存器间接寻址，M(R1)+M(R2)→M(R2)R3R2R1PCA选通门B选通门ALU移位器右移R左移L直送V+-M+1MDR→AR1→AR2→AR3→AR2→BR1→BR2→BR3→BR3→BR1→BR3→BPCoutPCinR1outR1inR2outR2inR3outR3in移位器ALUIRPCCDR0R1R2R3MDRMMAR+1ABF补码乘法校正法举例：例：X=-0.1101，Y=0.1011，求X*Y。([X*Y]补=1.01110001，故X*Y=-0.10001111)练习：X=-0.1101，Y=-0.1011，求X*Y。（[X*Y]补=0.10001111，故X*Y=0.10001111）Booth法举例：已知x=+0.0011y=–0.1011求[x·y]补（[x·y]补=1.11011111）练习：X=-0.1101，Y=-0.1011，求X*Y。（[X*Y]补=0.10001111，故X*Y=0.10001111）原码除法加减交替法举例：例：X=0.10011111，Y=-0.1101，求X÷Y（符号为负，故X÷Y=-0.1100，余数0.0011×2-4）例：X=0.10010011，Y=0.1011，求X÷Y（符号为正，故X÷Y=0.1101，余数0.0100×2-4）例：x=–0.1011，y=–0.1101，求x/y(x/y=0.1101)存储器习题：例4-2：设CPU有16根地址线，8根数据线，并用MREQ作为控制信号，用WR作为读/写控制信号。现有下列存储芯片：1k×4位、4k×8位、8k×8位RAM；2k×8位、4k×8位、8k×8位ROM及74LS138译码器和各种门电路。画出CPU与存储器的连接图。要求：(1)主存地址空间分配：6000H～67FFH为系统程序区；6800H～6BFFH为用户程序区。(2)合理选用上述芯片，说明各选几片？(3)详细画出存储芯片的片选逻辑图例1设有32片256K×1位的SRAM芯片(1)采用位扩展方法可构成多大容量的存储器？(2)该存储器需要多少字节地址位？(3)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ和R/W。例2设有若干片256K×8位的SRAM芯片，问：(1)采用字扩展方法构成2048KB存储器需多少片SRAM芯片？(2)该存储器需要多少字节地址位？(3)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ和R/W。例3设有若干片256K×8位的SRAM芯片，问：(1)如何构成2048K×32位的存储器？(2)需要多少片RAM芯片？(3)该存储器需要多少条地址线？(4)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ和R/W。为控制端为变量输入端G1CBAG2BG2AG1CBAG2BG2A1.CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。2.假定计算机的主存储器按64块组织，块大小为8个字，高速缓存有8个块，表示出下述（1）-（3）中主存块与Cache块的映像关系：（1）画出直接相联映像以及表示出主存、Cache的地址格式；（2）画出全相联映像以及表示出主存、Cache的地址格式；（3）画出2路组联映像以及表示出主存、Cache的地址格式；3.假设在一个采用组相联映像方式的Cache中，主存由B0~B7共8块组成，Cache有2组，每组2块，每块的大小为16字节，采用LRU算法，某个程序的执行过程的块地址流如下：B6，B2，B4，B1，B4，B6，B3，B0，B4，B5，B7（1）写出主存地址的格式，并标注各字段的长度；（2）写出Cache地址的格式，并标注各字段的长度；（3）画出主存与Cache之间各个块的映像对应关系；（4）如果Cache的各个块号为C0、C1、C2和C3，列出程序执行过程中Cache的块地址流情况；（5）如果采用LRU替换算法，计算Cache的块命中率；（6）如果采用FIFO替换算法，计算Cache的块命中率；（7）如果改用全相联方式，再做（5）和（6），可以得出什么结论？例1.指令字长为12位，每个地址码为3位，采用扩展操作码的方式，设计6条三地址指令，127条单地址指令及8条零地址指令，写出扩展码的表示，计算平均码长，画出译码逻辑电路。例2.某处理机的指令字长为16位，有二地址指令、单地址指令和零地址指令3类，单地址和零地址指令条数基本相同，每个地址字段的长度均为6位。（1）若二地址指令15条，单地址指令和零地址指令各有多少条？为这3类指令分配操作码；（2）如果要求3类指令的比例大致比例为1：9：9，问二地址指令、单地址指令和零地址指令各有多少条？为这3类指令分配操作码。例：一台模型机共有7条指令，各指令的使用频率分别为35%，25%，20%，10%，5%，3%，2%，有8个通用数据寄存器，2个变址寄存器（1）要求操作码的平均长度最短，请设计操作码的编码，并计算所设计的操作码的平均长度；（2）（2）设计8位字长的寄存器-寄存器型指令3条，16位字长的寄存器-存储器变址寻址方式指令4条，变址范围不小于正负127，请设计指令格式，并给出各字段的长度和操作码的编码。例1.设计将指令的执行划分为三个阶段，取指令时间t取=4T，分析阶段：t译码=5T，执行阶段：t执=6T，某程序包含300条指令，计算以下：（1）顺序执行方式的时间；（2）允许两条指令重叠，执行完所需时间；（3）允许三条指令重叠，执行完所需时间；例2.一条线性流水线有4个功能段组成，每个功能段的延迟时间都相等，为△t，在开始每间隔一个△t向流水线输入一个任务，完成输入5个任务后，然后停顿2个△t，如此重复，求流水线的实际吞吐率、加速比和效率。例3.用一条5个功能段的浮点加法器流水线计算每个功能段的延迟时间均相等为△t，流水线的输出端与输入端之间有直接数据通路，而且设置有足够的缓冲寄存器。要求用尽可能短的时间完成计算，画出流水线时空图，计算流水线的实际吞吐率、加速比和效率。例4.若指令流水线把一条指令分为取指、分析和执行三部分，且三部分的时间分别是t取指=2ns，t分析=2ns，t执行=1ns，则100条指令全部执行完毕需（）ns?A.163B.183C.193D.203例1.加法指令ADDR1,(R2)的微操作序列。例.设有一个盘面直径为18in的磁盘组，有20个记录面可用，每面有5in的区域用于记录信息，记录密度为100道/in和1000b/in（最内道），转速为2400r/min，磁头道间移动时间为0.2ms：（1）计算该盘组的非格式化容量、数据传输率和平均存取时间；（2）若格式化后每磁道划分7个扇区，表示出磁盘地址格式。例1.某计算机系统有4级中断，优先权由高到低为1级、2级、3级、4级。假定屏蔽位为0，对应中断请求可以进入排队判优电路；为1，对应的中断请求被屏蔽：（1）若不改变中断响应次序，各中断级的屏蔽字各是什么？（2）若把中断完成处理次序改为1级→4级→3级→2级，则各中断级的屏蔽字各是什么？此时若3级、2级同时申请中断服务，在3级中断处理完毕后正在执行2级中断过程中，4级中断又请求服务，当前面3个中断处理完毕，CPU执行用户程序时，2级和1级中断又先后请求中断服务，画出中断处理次序图；（3）若4个级别的中断同时请求中断服务，画出中断次序改变（即（2）的改变）前后的中断过程示意图？例2.设中断屏蔽位0对应开放，1对应屏蔽，各级中断屏蔽位设置如下：（1）中断响应次序为1、2、3、4，其中断处理次序是什么？（2）若所有中断处理都需要3个时间单位，当用户程序正在运行时，同时发生2、3级中断请求，过两个时间单位后又同时有1、4级中断请求，画出中断处理时空图？例13：将(100.25)10转换成短浮点数格式。101iiFA