第5章触发器1.

1第5章触发器两个基本特点：1.具有两个能自行保持的稳定状态：用来表示逻辑状态0和1或二进制数的0和1；2.在触发信号的操作下，根据不同的输入信号可以置成0或1状态。5.1概述功能：能够存储1位二值信号的基本单元电路统称为触发器(Flip-Flop)，是具有记忆功能的基本逻辑单元。触发方式：电平触发、脉冲触发和边沿触发等控制方式：SR触发器、JK触发器、T触发器、D触发器等存储数据：静态触发器和动态触发器触发器的分类：一、电路结构与工作原理：5.2SR锁存器或非门：一个输入端固定，输出将随另一个输入端的改变而改变。门电路不具备记忆功能反相器用G2门将vO1反相，并接G1的另一个输入端；则vI1信号消失，vO1和vO2的高、低电平也能保持。1010SR锁存器SR锁存器：是各种触发器的基本组成部分，有两个能自行保持的稳定状态。SD、RD为输入端，定义输出端的Q=1、Q’=0为锁存器的1状态，Q=0、Q’=1为锁存器的0状态。SR锁存器原理图符号输入SD=1,RD=0时1001输出：1状态Q=1、Q’=0，输出保持1状态在SD=1信号消失以后，0SD称为置位端或置1输入端.输入SD=0,RD=1时10010输出：0状态Q=0、Q’=1，输出保持0状态在RD=1信号消失以后，RD称为复位端或置0输入端.输入SD=0,RD=0时001'0QQ①若原状态输出：保持1状态输出：保持0状态0'1QQ②若原状态010101000101101100输出全是0当RD=SD=1时,Q、Q’违背互补输出的原则,故不允许输入RD、SD同时为1，有约束条件SDRD=0。若SD先回0Q=0、Q'=1若RD先回0Q=1、Q'=00110当RD、SD输入的高电平信号同时消失时，将无法确定输出端的下个状态。输入RD=1,SD=1时11或非门组成的SR锁存器的特性表含有状态变量的真值表叫做特性表（或功能表）。0000001110011011010001101100①1110①*QQRSDD次态（也记做Qn+1）初态（也记做Qn）保持置1置0不允许1010SR锁存器也可以用与非门构成*''QQRSDD010101110110SR锁存器也可以用与非门构成*''QQRSDD010101111000101011SR锁存器也可以用与非门构成*''QQRSDD110001010111100010101011SR锁存器也可以用与非门构成*''QQRSDD11000101011110001010011111与非门SR锁存器的约束条件：R’D+S’D=1即RDSD=0。0011SR锁存器也可以用与非门构成*''QQRSDD0001①0011①110011110101011110001010信号输入端为低电平有效。输入端用S’D，R’D表示。图形符号中带有小圆圈。0001①0011①100010100101011111001111*''QQRSDD保持置1置0不允许SR锁存器的动作特点：输入信号能直接改变输出端的状态；因此，也把SD（或S’D）称作直接置位端，RD（或R’D）称作直接复位端；将这个电路称为直接置位、复位锁存器(Set-ResetLatch)。例：在SR锁存器电路中，已知DS和DR的电压波形如图所示，试画出Q和'Q端对应的电压波形。从波形图中可看到，虽然在34~tt和78~tt期间输入端出现了0DDSR的状态，但由于DS首先回到了高电平，所以触发器的次态仍是可以确定的。反映锁存器输入信号取值和状态之间对应关系的图形称为波形图。SR锁存器的特点（1）锁存器的次态不仅与输入信号状态有关，而且与锁存器的初态有关。（2）电路具有两个稳定状态，但它的置0或置1操作是由输入的置0或置1信号直接完成的，不需要触发信号触发。（3）对输入信号有约束条件：RDSD=0。又称为同步SR触发器，G1、G2组成SR锁存器,G3、G4组成输入控制电路。一、电平触发SR触发器的电路结构CLK为触发信号的输入端，通常称触发信号为时钟信号（CLOCK）。5.3电平触发的触发器CLK=0时，G3、G4门被封锁，S、R不会影响输出状态，故触发器维持原状态不变。110CLK=0时，G3、G4门被封锁，S、R不会影响输出状态，故触发器维持原状态不变。CLK=1时，G3、G4相当于反相器，S、R通过G3、G4反相加到与非门锁存器上，输出端状态跟随输入信号的变化而改变。将CLK的这种控制方式称为电平触发方式。S’R’1图形符号：C1表示编号为1的一个CLK控制信号。1S和1R表示受C1控制的两个输入信号，只有在C1为有效电平时,1S和1R信号才起作用。输入端处没有小圆圈表示CLK高电有效，有小圆圈则低电平有效。特性表0XX000XX11*QQRSCLK10011二、工作原理特性表0XX000XX111000010011*QQRSCLK10011特性表0XX000XX111000010011*QQRSCLK10110特性表0XX000XX1110000100111100111011*QQRSCLK10110特性表0XX000XX1110000100111100111011*QQRSCLK11001特性表0XX000XX11100001001111001110111010010110*QQRSCLK11001特性表0XX000XX11100001001111001110111010010110*QQRSCLK11100特性表0XX000XX111000010011110011101110100101101110全11111全1*QQRSCLK11100约束条件SR=0。否则当S、R同时由1变为0，或者S=R=1时CLK回到0，触发器的次态将无法确定。在CLK信号到来之前将触发器置成指定状态：异步置位(置1)输入端S‘D和异步复位(置0)输入端R’D，可立即将触发器置1或置0，不受时钟信号的控制。低电平有效，正常工作时应使其无效(处于高电平)。注意：用S‘D或R’D将触发器置1或置0应当在CLK=0的状态下进行。否则低电平消失后预置的状态不一定能保存下来。三、电平触发SR触发器的动作特点（1）只有当CLK为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。CLK=1的全部时间里S和R状态的变化都可能引起触发器输出端状态的变化，因此在同一个CLK高电平期间输入信号的多次改变，可能引起输出端状态的多次改变，降低了电路的抗干扰能力；CLK＝0时输出状态保持不变，与SR锁存器相比，电平触发的触发器对状态的转变增加了时间控制。（2）S、R之间有约束。不能允许出现S和R同时为1的情况，否则可能会使触发器处于不确定的状态。例：已知电平触发SR触发器的输入信号波形如下图，试画出Q、Q'端的电压波形。设触发器的初态为Q=0。为了适应单端输入信号的场合,有时把电平触发SR触发器作成S=D、R=D‘的形式，构成电平触发D触发器。四、电平触发的D触发器功能表*QQDCLK10001010110111110X000X11CMOS电平触发D触发器CLK=1时，TG1导通TG2截止，Q=D。G1输入电容的存储效应，短时间内G1输入端仍然保持为TG1截止前瞬间的状态，同时G1、G2和TG2形成了状态自锁的闭合回路，所以Q和Q‘的状态被保存了下来。CLK=0后，TG1截止TG2导通。因为CLK有效期间，输出与输入的状态保持相同，所以这个电路又称为“透明的D型锁存器”。例：电平触发D触发器的CLK和输入端D的电压波形如图所示，试画出Q和Q'端的电压波形。假定触发器初态Q=0。说明CLK=1期间,若输入信号多次发生变化，则触发器状态将多次翻转，从而降低了电路的抗干扰能力。电平触发SR触发器和D触发器的不足:①输入有约束条件,②存在在同一个CLK有效电平期间输出状态多次翻转的现象。1.电路结构：由两个相同的电平触发SR触发器组成，主从CLK信号的相位相反。为了提高触发器工作的可靠性，希望在每个CLK周期里输出端的状态只能改变一次。故设计出脉冲触发的触发器。一、主从SR触发器5.4脉冲触发的触发器2.工作原理（1）CLK=1时主触发器:CLK=1,工作从触发器:CLK’=0，保持（2）CLK由高变低后从触发器:CLK’=1，工作，根据主触发器输出的状态进行翻转。结论：因此在CLK的一个变化周期中，触发器输出端的状态只可能改变一次。主触发器:CLK=0，保持CLK=1时，主触发器将被置1，从触发器保持。CLK回到低电平以后，CLK’=1，主触发器保持，从触发器工作，它的输入SS=Qm=1、RS=Q’m=0，因而输出也被置成1状态。10110100011）S=1、R=0时CLK=1时，主触发器将被置0，从触发器保持。CLK回到低电平以后，主触发器保持，从触发器工作，它的输入SS=Qm=0、RS=Q‘m=1，因而输出也被置成0状态。01101010012）S=0、R=1时：CLK为1时，主触发器保持。CLK回到低电平以后，由于输入不变，所以从触发器的输出也保持原来的状态。0011010100013）S=0、R=0时:CLK为1时，主触发器的输出被置为全1。CLK回到低电平以后，从触发器的输出也被置为全1.11111110014）S=1、R=1时:表示CLK高电平有效的脉冲触发特性,输出状态的变化发生在CLK脉冲的下降沿；保持置1置0不允许当CLK以低电平为有效信号时，在触发器符号的CLK输入端加有小圆圈，输出状态的变化发生在CLK脉冲的上升沿。┑表示延迟输出例：主从SR触发器的CLK、S和R的电压波形如下图，试画出Q和Q'端的电压波形。设触发器初态Q=0。方法:先确定Qm、Q’m，再确定Q、Q'注意：在第六个CLK高电平期间，Qm和Qm’的状态改变了两次，但输出端的状态并不改变。主从SR触发器动作特点总结：1.主从SR触发器克服了CLK=1期间触发器输出状态可能多次翻转的问题。但由于主触发器本身是电平触发SR触发器，所以在CLK=1期间Qm和Q'm的状态仍然会随S、R状态的变化而多次改变，而且输入信号仍须遵守约束条件SR=0。2.主从SR触发器为脉冲触发。高电平准备；下降沿翻转。功能更完善，出现S=R=1时，状态也确定的触发器。1、结构特点将主从SR触发器的Q、Q’端作为一对附加控制信号，接回到输入端。为表示与主从SR触发器逻辑功能上的区别，用J、K表示信号输入端，这种结构的电路称为主从JK触发器。二、主从JK触发器10100112、工作原理10，“主”若Q1,1“主”保持若Q1后，“从”clk时，则若10,1)1(clkKJQm、Qm’受CLK、J、K和反馈线上的信号共同影响。011010101，“主”Q00，“主”保持Q0后，“从”clk时，则若11,0)2(clkKJ000110“主”保持01**QQ后，“从”保持clk时，则若10)3(clkKJ时，则若11)4(clkKJ0,1则“主”置若Q)(*Qclk后，“从”1110010110101Q*=Q'时，则若11)4(clkKJ0,1则“主”置若Q1,0则“主”置若Q0后，“从”clk1后，“从”clk111001010101JK触发器的特性表某些集成触发器产品具有多输入端，此时，J1和J2、K1和K2是与的关系。保持置1置0翻转例：在主从JK触发器电路中，CLK、J、K的波形图如下，试画出Q、Q'端对应的电压波形。设初态为Q=0。(2)主触发器本身仍是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。因此，CLK下降沿到达时从触发器的状态不一定能按照此刻输入信号的状态来确定。三、脉冲触发器的动作特点(1)触发器翻转为两步动作第一步，在CLK=1期间主触发器接收输入端的信号，而从触发器保持；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，所以Q、Q'端状态的改变发生在CLK的下降沿。举例