第6章多速率滤波器的FPGA实现20151218

数字滤波器的MATLAB和FPGA实现第6章多速率滤波器的FPGA实现6.1多速率信号处理基础知识)(thADC)(tx)(tv)(nTx第6章多速率滤波器的FPGA实现)(tgADC)(tx)(t)(11Tnh)(nTx2)(11Tn)(11Tnv模拟信号处理，抗混叠滤波模拟滤波过渡带较宽ADC后，数字滤波器的过渡带窄；再2倍抽取，从而保证了有用信号频带内没有频谱混叠。6.2.1整数倍抽取0功率62-284(a)6.2抽取与内插处理功率频率（KHz）08263(b)6.2.2整数倍内插6.2抽取与内插处理0功率频率（KHz）61-14(a)20功率频率（KHz）61-14(b)20功率频率（KHz）61-14(c)20功率频率（KHz）61-14(d)2原理框图6.2.3比值为有理数的抽样率转换IRLPFDR输入输出CIC滤波器（cascadedintegratorcombfilter）的结构简单，没有乘法器，只有加法器、积分器和寄存器，适合于工作在高采样率条件下：6.3积分梳妆滤波器滤波器（CIC）0,1)(nh其它10MnCIC滤波器是一种具有线性相位的特殊FIR滤波器。单级CIC滤波器：系统函数：6.3CIC滤波器前一个式可以理解为：一种没有反馈结构的FIR滤波器。后一个式可以理解为：具有反馈结构的IIR滤波器。两种结构等效的。10()MnnHzz)1/()1()1/()1()(11101zzzzzzHMMnn频谱特性：通过对下式求傅立叶变换6.3CIC滤波器幅频特性：0,1)(nh其它10Mn)2/sin()2/sin(|)(|MeHj图下页：幅频特性：像一把梳子，故称梳状滤波器6.3.1CIC滤波器的原理特性：第一级旁瓣太小：只有13.46dB，所以采用多级。多个单级CIC连接，幅频特性：6.3.1多级CIC滤波器采用多级特性：第一级旁瓣：67.3dB。幅频特性：单级和多级的对比6.3.1CIC滤波器的对比00.10.20.30.40.50.60.70.80.91-200-180-160-140-120-100-80-60-40-200归一化频率幅度(dB)Ｍ=2Ｍ=5Ｍ=800.10.20.30.40.50.60.70.80.91-50-45-40-35-30-25-20-15-10-50归一化频率幅度(dB)Ｍ=2Ｍ=5Ｍ=8例6-4倍数为5抽取系统，采用5阶的CIC滤波器作为抗混叠滤波器。原采样频率200KHz，抽取后40KHz。6.3.1CIC滤波器的FPGA编程程序见word取6.3.2CIC滤波器的应用条件6.3.4多级CIC滤波器的FPGA实现)()())((zFMMzFMNMzzzH111)(1zMz++-1zMz++-1zMz++-M6.3.4多级CIC滤波器的FPGA实现1zMz++-1zMz++-1zMz++-M1z+1z+Mz+-M1z+Mz+-Mz+-1z+1z++-M1z++-+-1z1z1z同理：1z+1z++-L1z++-+-LzLzLz6.3.4多级CIC滤波器的FPGA实现))(()()(LzFzFLL多级滤波器实例：顶层原理图FPGA见word6.3.4多级CIC滤波器的FPGA实现积分模块，只使用三个寄存器和三个加法器6.3.4多级CIC滤波器的FPGA实现取样模块，只根据计数器对输入数据每5个抽取一个输出即可6.3.4多级CIC滤波器的FPGA实现梳状模块，只使用四个寄存器和三个加法器6.3.4多级CIC滤波器的FPGA实现多级滤波器实例。FPGA见word6.3.4多级CIC滤波器的FPGA实现多级滤波器实例。FPGA见word6.3.4多级CIC滤波器的FPGA实现多级滤波器实例。FPGA见word6.3.4多级CIC滤波器的FPGA实现)(10MzE)(11MzE)(11MMzEM)(11Tnx)(22Tny11z11z多级滤波器实例。FPGA见word6.3.4多级CIC滤波器的FPGA实现)(21zE)(11Tnx11z11z)(20zE)(21zEMMMM多级滤波器实例。FPGA见word6.3.4多级CIC滤波器的FPGA实现)(22Tny)(11Tnx33311z11z12z12z12z12z12z12z12z12z12z)0(1Th)3(1Th)6(1Th)9(1Th)1(1Th)4(1Th)7(1Th)10(1Th)2(1Th)5(1Th)8(1Th)11(1Th)(220Tnu)(221Tnu)(222Tnu通带容限，阻带容限（见7.4.1）()10()0jdpjdcHeHe理想滤波器(1)/2()()jjNjgHeeHe要设计的滤波器滤波器容限FPGA见word6.3.2CIC滤波器的FPGA实现多级滤波器实例。FPGA见word6.4半波带滤波器02)()(jeH)(jeHpp抽取前的滤波器：1和2；抽取后的滤波器：1和3.123多级滤波器实例。FPGA见word6.3.4多级CIC滤波器的FPGA实现)(111iiiTnh2)(111iiiTnx)(iiiTnx1iF2/1iiFF第i级滤波器FPGA见word6.3.4多级CIC滤波器的FPGA实现0f1iF)(2fjeHpfpisifFf2/1iiFF)(111iiiTnh2)(111iiiTnx)(iiiTnx1iF2/1iiFF多级滤波器实例。6.3.4多级半波带滤波器ppiffKi,2,1pipisifFfFf2/1iiFF2/0通带上限频率阻带下限频率第i级抽样输出信号的抽样率例题6-11：见word文档6.4.4多级半带滤波器的FPGA实现取6.5多相分解技术10)()()(Nmmnxmhnv（6-22）取6.5.1多相分解技术的一般概念010213121)1(2121112200)13(13)12(12)1(1)12(12)1(111220221100)()()()()()(nMnMllMMMMMMMMMMMMMMMMMMMMMMMMMMMMnnzlMnhzzhzhhzzhzhhzzhzhhzzhzhzhzhzhzhzhzhhzhzhhznhzH取6.5.2整数倍抽取器的多相结构0)()(nnlzlMnhzE)()(10MlMllzEzzH（6-24）取6.5.3多相抽取器的FPGA实现)(10MzE)(11MzE)(11MMzEM)(11Tnx)(22Tny11z11z)(21zE)(11Tnx11z11z)(20zE)(21zEMMMM取6.5.3多相抽取器的FPGA实现)(22Tny)(11Tnx33311z11z12z12z12z12z12z12z12z12z12z)0(1Th)3(1Th)6(1Th)9(1Th)1(1Th)4(1Th)7(1Th)10(1Th)2(1Th)5(1Th)8(1Th)11(1Th)(220Tnu)(221Tnu)(222Tnu