第二章FPGACPLD结构原理

第2章FPGA/CPLD结构原理FPGA-FieldProgrammableGateArrayCPLD-ComplexProgrammableLogicDevice2.1概述输入缓冲电路与阵列或阵列输出缓冲电路输入输出……基本PLD器件的原理结构图最早的可编程电路结构：F=AB+BC+ACPLD——programmablelogicdevices2.1.1PLD的发展历程70年代80年代90年代PROM和PLA器件改进的PLA器件PALGAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块的SoPC片上可编程系统2.1.2PLD的分类按集成度(PLD)分类可编程逻辑器件（PLD）简单PLD复杂PLDPROMPALPLAGALCPLDFPGA500门以下可编程逻辑器件从结构上来分：（1）乘积项结构器件——基本结构为“与——或”阵列的器件PLD、CPLD（2）查找表结构器件FPGA从编程工艺上划分：（1）熔丝型器件（2）反熔丝型器件一次性编程（3）EPROM型：紫外线擦除（4）EEPROM型：电可擦写（5）SRAM型：查找表结构器件，断电后信息丢失（FPGA）（6）Flash型：（FPGA）反熔丝结构，多次可编程，也可以做到掉电后不需要重新配置2.2简单PLD结构原理2.2.1逻辑元件符号表示PLD的互补缓冲器PLD的互补输入PLD中与阵列表示PLD中或阵列的表示阵列线连接表示2.2.1逻辑元件符号表示地址译码器存储单元阵列………0A1A1nA0W1W1pW0F1F1mFnp2PROM基本结构：0111201110110...AAAWAAAWAAAWnnnn其逻辑函数是：2.2.2PROM结构原理PROM的逻辑阵列结构与阵列（不可编程）或阵列（可编程）………0A1A1nA0W1W1pW0F1F1mFnp201,011,111,1101,011,111,1100,010,110,10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp逻辑函数表示：PROM表达的PLD图阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F用PROM完成半加器逻辑阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F01110100AAFAAAAFPLA逻辑阵列示意图与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F2.2.3PLA结构原理PLA与PROM的比较：0A1A1F0F2A2F0A1A1F0F2A2F0A1A1F0F0A1A1F0FPAL结构：PAL的常用表示：2.2.4PAL结构原理2.2.4PAL结构原理PAL16V8的部分结构图2.2.5GAL结构原理1、GAL通用阵列逻辑器件2、GAL采用EEPROM工艺，具有电可擦除重复编程的特点3、GAL的“与——或”结构上沿用了PAL的与阵列可编程，或阵列固定的结构4、对PAL的I/O结构进行了较大的改进，增加了输出逻辑宏单元OLMCOLMC---outputlogicmacrocellOLMC------有四种多路选择输出结构，分别属于三种模式：1、寄存器模式：寄存器输出结构；寄存器模式组合输出双向口结构2、复合模式：组合输出双向口结构；组合输出结构；3、简单模式：反馈输入结构；输出反馈结构；输出结构2.2.5GAL结构原理寄存器输出结构寄存器模式组合双向输出结构(1)寄存器模式。组合输出双向结构复合型组合输出结构(2)复合模式。反馈输入结构输出反馈结构简单模式输出结构(3)简单模式。2.2CPLD的结构及其工作原理简单的PLD被CPLD取代的原因：1、阵列规模较小，资源不够用于设计数字系统，多片，因此性能、成本及周期受影响2、片内寄存器资源不足，且寄存器的结构限制较多（如时钟共用）难以构成时序电路3、I/O不够灵活，如三态控制等，限制了片内资源的利用率。4、编程不便，需用专用的编程工具，对于使用熔丝型的简单PLD更是不便主流CPLD是ALtera公司的MAX7000S系列器件：1、MAX7000S包含32~256个宏单元，每16个宏单元组成一个逻辑阵列块（logicarrayblock,LAB).每个宏单元含有一个可编程的与阵列和固定的或阵列，以及一个可配置寄存器每个宏单元共享扩展乘积项和高速并联扩展乘积项，它们可向每个宏单元提供多达32个乘积项，以构成复杂的逻辑函数五部分组成：1、逻辑阵列2、宏单元3、扩展乘积项4、可编程连线阵列5、I/O控制块MAX7000系列的单个宏单元结构2.2CPLD的结构及其工作原理MAX7128S的结构1．逻辑阵列块(LAB)2．宏单元MAX7000系列中的宏单元逻辑阵列乘积项选择矩阵可编程寄存器三种时钟输入模式全局时钟信号全局时钟信号由高电平有效的时钟信号使能用乘积项实现一个阵列时钟3．扩展乘积项局部连线共享扩展项提供的“与非”乘积项宏单元的乘积项逻辑宏单元的乘积项逻辑（1）共享扩展项并联扩展项馈送方式（2）并联扩展项4．可编程连线阵列(PIA)PIA信号布线到LAB的方式5．I/O控制块EPM7128S器件的I/O控制块2.4.1查找表逻辑结构2.4FPGA的结构及其工作原理000001010000010116×1RAM输入A输入B输入C输入D查找表输出多路选择器FPGA查找表单元内部结构CycloneIII系列器件的结构与原理CycloneIII系列器件主要由（1）逻辑阵列块LAB；（2）嵌入式存储器块；（3）I/O单元；（4）嵌入式硬件乘法器；（5）PLL等模块构成CycloneIII系列器件的可编程资源主要来自逻辑阵列块LAB，每个LAB都由多个逻辑单元LE构成，LE是这种FPGA最基本的可编程单元。LE由一个4输入的查找表LUT，进位链逻辑和一个可编程的寄存器构成CycloneIII的LE可以工作在下列两种模式：1、普通模式2、动态模式2.4.2CycloneIII系列器件的结构与原理2.4.2CycloneIII系列器件的结构与原理CycloneIIILE普通模式2.4.2CycloneIII系列器件的结构与原理CycloneIIILE动态算术模式CycloneLAB结构1、包含10个LE；2、LE进位链和级联链3、LAB控制信号；4、LAB局部互链5、LUT链；6、寄存器链进位链：在动态算术模式下LE的快速进位选择；通过冗余的进位计算的方式来提供进位功能的速度；在计算进位时，预先对进位输入0和1的两种情况都计算，然后再进行选择控制信号：每个LAB都有专用的逻辑来生成LE的控制信号，这些控制信号包括：两个时钟、两个时钟使能、两个异步清零同步清零、异步预置/装载信号同步装载、加/减控制信号。在同一时刻最多10个控制信号局部互连：可以用来在同一个LAB的LE之间传输信号；可以驱动在同一个LAB中的LE，可以连接行与列互连。2.4.2CycloneIII系列器件的结构与原理CycloneIIILAB结构快速通道(FastTrack)FastTrack遍布于整个FPGA器件，是一系列水平和垂直走向的连续式布线通道。FastTrack连接是由遍布整个器件的“行互连”和“列互线”组成的。2.4.2CycloneIII系列器件的结构与原理LAB阵列间互连快速进位选择链Le1Le2Le3Le4和1和2和3和4A1B1A2B2A3B3A4B4LE4LE2Le3LE101LE3LE5和5A5B5LE6LE7LE801LE9LE10和6和7和8和9和10LAB进位输出A6B6A7B7A8B8A9B9A10B10Le1Le2Le3Le4A1B1A2B2A3B3A4B4LE4LE2Le3LE101LAB进位输入LE3LE5A5B5LE6LE7LE801LE9LE10A6B6A7B7A8B8A9B9A10B10A+B+1ABA+B+0LAB进位输入10进位输入0进位输出0A+B+1A+B+0进位输出1和100101进位输入12输入LUT嵌入式乘法器压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLLIC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLLIC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复!达到锁频的目的!!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。PLL工作原理2.5.1内部逻辑测试2.5FPGA/CPLD测试技术2.5.2JTAG边界扫描测试边界扫描电路结构2.5.2JTAG边界扫描测试边界扫描IO引脚功能引脚描述功能TDI测试数据输入(TestDataInput)测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。TDO测试数据输出(TestDataOutput)测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。TMS测试模式选择(TestModeSelect)控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。TCK测试时钟输入(TestClockInput)时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入(TestResetInput)低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。JTAGBST需要下列寄存器：指令寄存器旁路寄存器边界扫描寄存器用来决定是否进行测试或访问数据寄存器操作这个1bit寄存器用来提供TDI和TDO的最小串行通道由器件引脚上的所有边界扫描单元构成边界扫描数据移位方式JTAGBST系统内部结构JTAGBST系统与与FLEX器件关联结构图2.6.1Lattice公司CPLD器件系列2.6FPGA/CPLD产品概述1.ispLSI器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI5000V系列ispLSI8000/8000V系列2.ispLSI器件的结构与特点采用UltraMOS工艺系统可编程功能，所有的ispLSI器件均支持ISP功能边界扫描测试功能加密功能短路保护功能2.6.2Xilinx公司的FPGA和CPLD器件系列1.Virtex-4系列FPGA面向逻辑密集的设计：Virtex-4LX面向高性能信号处理应用：Virtex-4SX面向高速串行连接和嵌入式处理应用：Virtex-4FX2.SpartanⅡ器件系列3.XC9500系列CPLD4.XilinxFPGA配置器件SPROM5.Xilinx的IP核逻辑核(LogiCORE)通用类接口类Alliance核2.6.3Altera公司FPGA和CPLD器件系列1.StratixII系列FPGAStratixII提供了高速I/O信号和接口:专用串行/解串（SERDES）电路动态相位调整（DPA）电路支持差分I/O信号电平提供外部存储器接口2.Stratix系列FPGA3.ACEX系列FPGA4.FLEX系列FPGA5.MAX系列CPLD6.Cyclone系列FPGA低成本FPGA7.CycloneII系列FPGA8.Altera宏功能块及IP核2.6.4Actel公司的FPGA器件系列2.6.5Altera公司的FPGA配置方式与器件系列AlteraFPGA常用配置器件器件功能描述封装形式EPC21695680×1位，3.3/5V供电20脚PLCC、32脚TQFPEPC11046496×1位，3.3/5V供电8脚PDIP、20脚PLCCEPC1441440800×1位，3.3/5V供电8脚PDIP、20脚PLCCEPC1213212942×1位，5V供电8脚PDIP、20脚PLCC、32脚TQFPEPC106465536×1位，5V供电8脚PDIP、20脚PLCC、32脚TQFPEPC1064V65536×1位，5V供电8脚PDIP、20脚PLCC、32脚TQFP2.7CPLD和FPGA的编程与配置各引脚信号名称引脚1234567