组成原理2013作业参考答案

2013计算机组成原理参考答案第1页共8页题1.55.冯•诺依曼计算机的特点是什么？解：冯氏计算机的特点是：P9•由运算器、控制器、存储器、输入设备、输出设备五大部件组成；•指令和数据以同一形式（二进制形式）存于存储器中；•指令由操作码、地址码两大部分组成；•指令在存储器中顺序存放，通常自动顺序取出执行；•以运算器为中心（原始冯氏机）。题1.77.解释下列概念：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。解：P10主机——是计算机硬件的主体部分，由CPU+MM（主存或内存）组成；CPU——中央处理器（机），是计算机硬件的核心部件，由运算器+控制器组成；（早期的运、控不在同一芯片上）主存——计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。存储单元——可存放一个机器字并具有特定存储地址的存储单位；存储元件——存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取；存储字——一个存储单元所存二进制代码的逻辑单位；存储字长——一个存储单元所存二进制代码的位数；存储容量——存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）机器字长——CPU能同时处理的数据位数；指令字长——一条指令的二进制代码位数；讲评：一种不确切的答法：CPU与MM合称主机；运算器与控制器合称CPU。这两个概念应从结构角度解释较确切。题1.88.解释下列英文缩写的中文含义：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS解：全面的回答应分英文全称、中文名、中文解释三部分。CPU——CentralProcessingUnit，中央处理机（器），见7题；PC——ProgramCounter，程序计数器，存放当前欲执行指令的地址，并可自动计数形成下一条指令地址的计数器；IR——InstructionRegister，参考答案2013计算机组成原理参考答案第2页共8页指令寄存器，存放当前正在执行的指令的寄存器；CU——ControlUnit，控制单元（部件），控制器中产生微操作命令序列的部件，为控制器的核心部件；ALU——ArithmeticLogicUnit，算术逻辑运算单元，运算器中完成算术逻辑运算的逻辑部件；ACC——Accumulator，累加器，运算器中运算前存放操作数、运算后存放运算结果的寄存器；MQ——Multiplier-QuotientRegister，乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。X——此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来存放操作数；MAR——MemoryAddressRegister，存储器地址寄存器，内存中用来存放欲访问存储单元地址的寄存器；MDR——MemoryDataRegister，存储器数据缓冲寄存器，主存中用来存放从某单元读出、或写入某存储单元数据的寄存器；I/O——Input/Outputequipment，输入/输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送；MIPS——MillionInstructionPerSecond，每秒执行百万条指令数，为计算机运算速度指标的一种计量单位；题3.2总线如何分类，什么是系统总线？系统总线又分为几类？它们各有什么作用，是单向的？还是双向的？它们与机器要求、存储要求、存储单元有和关系？分类1.按串并行：并行总线/串行总线、2.按宽度：4位/8位/16位/32位/……3.按使用范围：计算机总线/测控总线/网络总线/局部总线4.按连接部件：片内部总线/系统总线/通信总线/局部总线5.厂家命名：PCI总线/ISA总线/EISA/AGP总线……6.按方向：单向总线/双向总线/7.按用途：专用总线/共用总线/8.按连接的资源：面向单机总线/面向多机的总线/面向单总线9.按传输信息性质：数据总线/地址总线/控制总线/10.按结构：单总线/双总线/多总线/开关矩阵总线11.按速率：高速总线/中速总线/低速总线/12.按同步异步：同步总线/异步总线/准同步总线/13.…….以上实质是罗列总线的属性。技术部门、作者、厂家有总线的多种分类法，我们不需记它们，只要理解按连接部件分类和按传输信息性质分类，就可以了。系统总线可分：数据总线：传送供处理的原始数据、中间数据或结果数据。此总线是双向的。地址总线：传送地址信息送往存储机构，本总线是单向的。2013计算机组成原理参考答案第3页共8页控制总线：传送控制信息，通常单向的，从系统总体看也可以认为是双向的。题3.66.试比较同步通信和异步通信。解：同步通信——由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合；异步通信——不由统一时钟控制的通信，部件间采用询问-应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。题4.1211.画出用1024×4位的存储芯片组成一个容量为64K×8位的存储器逻辑框图。要求将64K分成4个页面，每个页面分16组，指出共需多少片存储芯片。解：设采用SRAM芯片，总片数=64K×8位/1024×4位=64×2=128片题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：页面容量=总容量/页面数=64K×8位/4=16K×8位；组容量=页面容量/组数=16K×8位/16=1K×8位；组内片数=组容量/片容量=1K×8位/1K×4位=2片；解决方案1：用四个图解决，1.使用两片1k×4位扩组，相当一个1k×8容量芯片，片内地址10位（A0~A9）2013计算机组成原理参考答案第4页共8页2.以16组此芯片组成一个页（每页容量是16k×8）,每页寻找片需求4位地址（使用A10,A11,A12,A13,4:16译码）页面逻辑框图如左下：3.题意要求64k×8，64k×8/16k×8=4则存储器需要4个页,逻辑框图如右下：解决方案2：部分同学没有用上述方法，可综合为方案2。计算与方案1相同，绘图如下。2013计算机组成原理参考答案第5页共8页有的同学用（6：64）译码器直接构造本题所要求的存储器，理论上也是对的，不过缺少页这一级，和题意有出入。另外，（6：64）译码器太大了。有的同学试图用矩阵构造这个64k×8的存储器，这就必须使用64k×1的一位的存储芯片，以8×8的译码矩阵，仍然是16条地址线。可这些同学试图用10条地址线实现64×8的存储器寻址，如果不分时逻辑技术，这是不可能的。而上述技术已经远远超出题目的本意……题4.1514.设CPU共有16根地址线，8根数据线，并用-MREQ（低电平有效）作访存控制信号，R/-W作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求：（1）最小4K地址为系统程序区，4096~16383地址为用户程序区；（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。解：（1）地址空间分配图如右图：从地址16384~65535的存储区在本题没有使用。本题地址线可以今作后存储器扩展使用。（2）选片：ROM：4K×4位：2片；RAM：4K×8位：3片；（3）CPU和存储器逻辑图如下：2013计算机组成原理参考答案第6页共8页注意：1.选片：当采用字扩展和位扩展所用芯片一样多时，选位扩展。理由：字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。本题如选用2K×8ROM，片选要采用二级译码，实现较麻烦。当需要RAM、ROM等多种芯片混用时，应尽量选容量等外特性较为一致的芯片，以便于简化连线。2.应尽可能的避免使用二级译码，以使设计简练。3.片选译码器的各输出所选的存储区域是一样大的，所选芯片的字容量尽可能一致。4.ROM无读/写控制端题4.3221.设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映象（即Cache每组内共有4个字块）的Cache组织，要求：（1）画出主存地址字段中各段的位数；（2）设Cache的初态为空，CPU依次从主存第0、1、2……89号单元读出90个字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度提高多少倍？答：（1）由于容量是按字节表示的，4M字节主存需22位寻址，主存地址划分如下：内存分256区，每区128组，每组4个字快，每块8个字，每字4字节(32bit),它分别对应占寻址位数是8,7,2,3,2.（2）由于题意中给出的字地址是连续的，故（1）中地址格式的最低2位不参加字的读出操作。当主存读0号字单元时，将主存0号字块（0~7）调入Cache（0×号块），主存读8号字单元时，将1号块（8~15）调入Cache（1组×号块）……主存读89号单元时，将11号块（88~95）调入Cache（11组×号块）。共需调90/8≈11次，取12，就把主存中的90个数调入Cache。除读第1遍时CPU需访问主存12次外，以后重复读时不需再访问主存。则720个读操作中：访Cache次数=（90-12）+（720-90）=708次Cache命中率=708/720=98%87232字内字节地址块内字地址组内块地址Cache内组地址主存的区地址2013计算机组成原理参考答案第7页共8页（3）设无Cache时访主存需时720T（T为主存周期），加入Cache后需时：708×T/6+12T=130T则：720T/130T=5.54有Cache和无Cache相比，速度提高达5.54倍左右。或写为：速度提高了约4.54倍。注意：速度提高“达到”的倍数和“提高了”的倍数的区别。题4.3826.磁盘组有六片磁盘，每片有两个记录面，存储区域内径22厘米，外径33厘米，道密度为40道/厘米，内层密度为400位/厘米，转速3600转/分，问：（1）共有多少存储面可用？（2）共有多少柱面？（3）盘组总存储容量是多少？（4）数据传输率是多少？解：（1）按题意每片有两个存储面，外侧也盘面可以记录，则共有：6×2=12个存储面可用；（2）有效存储区域=（33-22）/2=5.5cm柱面数=40道/cm×5.5=220道（3）内层道周长=22cm×π=69.08cm道容量=内层道密度×内层道周长=400位/cm×69.08cm=27632bit，按8bit=1B（即字节Byte），得道容量=27632/8=3454B面容量=3454B×220道=759880B盘组总容量=面容量×存储面数目=759880B×12=9118560B（4）转速=3600转/分=3600转/60秒=60转/秒数据传输率=道容量×转速=3454B×60转/秒=2070240B/S2013计算机组成原理参考答案第8页共8页注意：1.计算盘组容量一般去掉上下保护面；但本题说每盘两个记录面，故有12个存储面。2.数据传输率与盘面数无关。传输率的单位时间是秒，不是分。3.全盘组的柱面数就是一个盘的磁道数。4.注意字节和位的的关系及英文缩写字：B表示“字节”（Byte——缩写用字母B），1Byte=8bitb表示“位”（bit——缩写用字母b）