第三章微体系结构层CPU组织

1第三章微体系结构层——CPU组织§3.1CPU的组成与功能§3.1.1CPU的组成与功能CPU的组成：控制器、运算器、各种寄存器、CPU内部总线等几部分组成。1.ALU部件与寄存器⑴ALU部件ALU部件的功能：提供算术运算、逻辑运算、各种比较运算、其他运算（数制转换、按位加、循环加）等。⑵寄存器①通用寄存器：存放操作数、操作数地址、运算结果。a.通用寄存器组AX(AH，AL:累加器)─┐BX(BH，BL:基址寄存器)│主要用于存放操作数或中间结果，以减少访问CX(CH，CL:计数器)│存储器的次数。DX(DH，DL:数据寄存器)┘b.指示器及变址器组SP(堆栈指示器)─┐│可存放数据，更重要的用途是存放内存单元的偏移地址BP(基地址指示器)┘SI(源变址寄存器)─┐│通常用于寻址使用DI(目标变址寄存器)┘②暂存寄存器：暂时存放一些主存读出的数据。③IP(指令指示器)：指令指针寄存器，用存放预取指令的偏移地址。CPU从代码段中偏移地址为IP的内存单元中取出指令代码的一个字节后，IP自动加一，指向指令代码的下一个字节。注意：用户程序不能直接访问IP。（用来存放当前正在执行的指令）④程序计数器PC：存放当前要执行的指令的地址。在80X86中，PC和IP的作用是相同的。⑤状态寄存器FR(标志寄存器)例如：CF(进位标志)──进行加、减法运算时，若最高位发生进位或借位时，CF=1，否则CF=0。PF(奇偶标志)──当逻辑运算的结果，低8位中“1”的个数为偶数时，PF=1，为奇数时PF=0.AF(辅助进位标志)──在8(16)位加、减法操作中，低4位向高4位有进位2或借位发生时，AF=1，否则AF=0.ZF(零标志)──当运算结果为零时ZF＝1，否则ZF=0.SF(符号标志)──当运算结果最高位为1时，SF=1，否则SF=0.OF(溢出标志)──当运算结果超出带符号数的范围，即溢出时OF=1，否则OF=0.DF(方向标志)──DF=1时，串操作按减地址方式进行，即从高地址开始，每操作一次地址减少一次；DF=0时，使串操作按增地址方式进行。IF(中断允许标志)──IF=1时，CPU可以响应可屏蔽中断请求；IF=0时，PU不能响应可屏蔽中断请求；TF(跟踪标志)──TF=1时，CPU处于单步执行指令的工作方式，即每执行一条指令后，自动产生一个内部中断，以便使用户逐条检查指令程序。此外还有：a.段寄存器8086/8088总线接口部件有四个段寄存器，即代码段寄存器：CS堆栈段寄存器：SS数据段寄存器：DS附加段寄存器：ESb.指令队列寄存器(8086:6B/8088:4B)指令队列寄存器是一个能存放6字节代码的预取指令寄存器。指令队列类似一个先进先出的栈，在CPU执行指令过程中，为CPU提供指令。当指令队列中出现两个以上字节空时，不用EU发出请求，BIU就自动执行取指令操作。2.总线总线：是一组能为多个部件分时共享的公共信息传输线，分时接收各个部件送来的信息，并发送信息到各个部件。总线有：地址总线、数据总线和控制总线三类。实现CPU、存储器、I/O三者之间的数据传输。3.CPU内部数据通路⑴单总线数据通路结构单总线：单总线是一组公共信号线，整个计算机系统中的CPU、主存储器、I/O设备都3挂在这条总线上。单总线一般是双向结构的。单总线的特点：连接线少、控制简单；所有数据的发送和接受都由总线控制器（总线仲裁）进行控制，某一时刻只允许一个部件在总线上发送信息，其他需要总线的部件只能等待总线空闲，这样使CPU的整个工作速度降低；总线上所有的I/O设备和主存统一编址的选择方式，没有专用的I/O接口指令。⑵多组内总线结构（参科大P8）双总线：CPU具有到主存储器和I/O设备各自的总线，这种结构CPU分别在两条总线上与主存或I/O接口交换数据，相当展宽了总线带宽，提高了总线的数据传输速率。多总线：目前高档微型计算机和工作站或多处理机系统中都采用双总线或多总线结构，以提高数据传输速率。§3.1.2指令执行过程1.指令的分段执行过程指令的执行过程如下：⑴取指令⑵分析指令⑶执行指令：①取操作数；②执行操作；③形成下一条指令地址。2.指令之间的衔接方式⑴串行顺序连接方式：该方式下，一条指令指行完毕以后再开始读取下一条指令，串行顺序执行。特点：控制简单，但时间上不能充分利用部件。⑵指令重叠衔接执行：在对当前指令执行操作的同时提前从主存预读取下一条指令，不必等待当前指令全部执行完，以哟提高程序执行的速度。特点：对于顺序执行的程序段该方式很好，对于包含有转移的程序，预取指令则会造成程序执行的失败。§3.1.3时序控制方式时序：时间顺序。在计算机中就叫时钟，是按照某种方式产生的一个脉冲序列。时序控制：用时钟控制程序的执行过程，或用时钟控制计算机系统工作的过程。计算机中广泛使用的是同步控制与半同步控制两种。1.同步控制方式计算机系统的所有操作都是在CPU统一的时钟控制之下，实现各个部件之间的数据传输、实现程序的每一步的执行、完成对各个部件的控制动作等等。用同一个时钟信号进行同步系统中的所有部件（各部件的每一个动作都由同一个时钟严格地控制），使各个部件的动4作速度一致，这种控制方式就叫同步控制。例如在IBM-PC/XT系统(最小系统)中，设计规定一个总线周期为4个CPU系统时钟周期(即840nS)，用T1～T4表示。其中：T1周期─CPU送出地址码、-S0～-S2(状态信号)→8288、控制信号(ALE)→地址锁存器。T1时刻，CPU通过20位多路地址/数据/状态总线发出地址码。当控制信号ALE由高变低时，总线上的地址有效，此时IO/-M、DT/-R、-SS0编码指明了CPU当前正在执行的是访问存储器或是I/O。T2周期─CPU执行数据传送操作，其内部多路转换开关进行切换，将地址/数据线AD0～AD7上的地址撤消，切换成数据总线。-DEN→低(有效)、DT/-R→低(有效)、-MRDC/MWTC有效、A16～A19切换成与总线周期有关的状态信号。T3周期─T3时刻的中间完成对数据的R/W操作，数据总线在写周期则输出数据；在读周期用来输入数据。T4周期─恢复时间，T4时刻完成了数据的传送，状态信号-S0～S2为无操作状态，此时CPU结束总线周期，进入准备执行下一周期。TW周期─等待周期CPU在T3的下降沿时刻检测“READY”信号的状态，若检测到“READY”=“1”则结束T3进入T4；若检测到“READY”=“0”则在T3与T4之间插入TW周期，在TW的下降沿处CPU再次检测“READY”信号的状态，以便确定再插入TW还是进入T4。总线周期─CPU与存储器或I/O口传一个字节数据所用的时间称为总线周期。同步控制的特点：时序关系简单、结构集中、设计方便，适宜于微型、小型计算机中的系统控制，尤其是适用于CPU内部的操作控制。但时间安排上不经济。2.同步控制方式的多级时序系统⑴多级时序的概念多级时序:由时钟脉冲分频、控制产生的一系列计算机各个部件工作的时序系统。①指令周期：即指取指令、分析指令、执行指令，完成该指令所需的全部时间。②机器周期：通常把一条指令的执行过程划分为若干个不同阶段，每一阶段执行所需要的时间称为机器周期。例如，取指令周期、分析指令周期、执行指令周期、存储器读周期、存储器写周期等等都叫机器周期。通常机器周期又叫CPU周期。③时钟周期：在一个机器周期内要完成若干个微操作。因而把一个机器周期分为几个相等的时间段，每个时间段完成一个微操作，把完成一个微操作所需要的时间叫作时钟周期。5④时钟信号：提供整个计算机系统定时基准。其他一切控制时序都是由该基准产生的。该基准的频率取决于计算机系统的工作频率。⑵多级时序之间的关系参考教材P79Fig3-5⑶时序系统的组成时钟产生电路参考教材P79Fig3-6§3.1.4指令流水线⑴指令执行的过程如下：①取指令FI②指令译码DI③寻找操作数地址CO：寻址操作数的位置。④取操作数FO⑤执行指令EI⑥写操作数WO：回写结果。结合教材P81Fig3-8介绍流水线过程。⑵影响流水线操作的其他因素①各个操作阶段时间不完全相等：造成有些操作环节等待时间长；②流水线的相关问题：当第二条指令的操作数是第一条指令的运算结果时，造成操作数寻址出错；③若遇条件转移指令：一般条件转移中的条件都是用的上一条指令的运算结果，当结果尚末出现时就转移容易造成转移出错；④I/O设备中的中断请求或机器故障时：当中断源提出中断请求时，CPU需要保护断点（CS：IP）、保护现场（CS：IP），否则中断处理结束之后找不到继续执行的“断流点”？精确断点法：尚末进入流水线的后续指令拒绝进入，已经在流水线上的指令待其执行完毕，然后再进入中断服务程序。不精确断点法：即不待已进入流水线的指令执行完毕，就尽早转入中断处理。§3.2算术逻辑部件ALU与运算方法ALU的作用：算术运算、逻辑运算、比较、变换符号、计算操作数地址等等。§3.2.1算术逻辑部件ALU逻辑部件的硬件实现涉及的技术问题：6①一位二进制加法运算逻辑即全加器；②任意位加法器、连同进位的传递逻辑，即n位加法器；③以加法器为核心，实现多种功能的运算逻辑。1.全加器全加器：基本加法单元。要求有三个输入量即：操作数Ai、Bi，低位传来的进位Ci；两个输出量即：本位的和Σi、向高位的进位Ci+1。由此得出：教材P83的式3-1、3-2及Fig3-9所示。2.并行加法器与串行进位链结构并行加法器：用n位全加器实现两个n位操作数各位相加的加法器，该加法器就称为并行加法器。结构：用n个加法器串接起来，实现两个n位数的相加，该加法器就称为串行进位的并行加法器。逻辑电路参考蒋本珊《电子计算机组成原理》P106Fig5-6。特点：并行加法器能够实现同时对数据的各位相加，但存在一个加法最长运算时间问题。⑴基本进位公式参教材P83⑵并行加法器的串行进位参考蒋本珊《电子计算机组成原理》P106Fig5-6的并行加法器逻辑、教材P84式3-6：串行进位特点：①其进位是逐级形成的；②每一级的进位依赖前一级的进位；③串行进位延迟时间长；④节省器件、成本低。3.并行进位（先行进位、同时进位）并行进位：各级进位信号同时形成。以四位加法为例，由教材P84的式3-6得式3-7。根据式3-7得：Fig3-10的逻辑电路。特点：①所有的进位信号都不依赖低位的进位；②各位的进位能够同时产生；③该进位方式速度快；④但随着加法数位的增加，Ci的逻辑表达式越长，输入量增加，逻辑电路复杂；⑤硬件费用增加；⑥完全采用并行进位是不现实的。4.ALU应用参考教材P85§3.2.2定点数运算方法1.定点加法运算7多数计算机中都是采用加法运算，减法则转换成加法运算操作。⑴原码加减法原码加减法的实例：（+）A+（+）B、（+）A+（-B）、（+）A-（-B）等等。原码加减法在计算机中的逻辑电路复杂，所以一般很少采用。⑵补码加减法运算①补码加法运算：[X]补+[Y]补=[X+Y]补②补码减法运算：[X-Y]补=[X+（-Y）]补=[X]补+[-Y]补③补码运算规则：★参加运算的操作数都必须用补码表示；★符号位参加运算；★若指令操作码为加法，则两数直接相加；若操作码为减法，则减数连同符号位一起变反加一后再与被减数相加；★运算结果用补码表示。⑶溢出判别溢出：参与运算的数据或结果超出了字长的表示范围。溢出的后果：造成运算结果出错。出现溢出情况：两异号数相加一般不出现溢出；两同号数相加可能出现溢出。结果为正且大于所能表示的最大正数时，称为正溢出；结果为负且小于所能表示的最小负数时，称为负溢出；溢出的例子参教材P893～12行。溢出的判断：①根据符号位判断方法：两个同符号数相加，若所得的结果符号与两数不同，则表示溢出。用式3-10表示②根据最高有效位的进位判断方法：两正数相加，最高有效位有进位，符号位无进位，则运算结果发生溢出；两负数相加，最高有效位无进位，符号位有进位，则运算结果发生溢出。用式3-11表示③根据变形补码判断变形补码：用两位二进制数表示符号位，即“00”表示正数、“