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1思考题：题7.1.1可编程阵列逻辑（PAL）由、和组成。答：输入缓冲器、与阵列、或阵列输出题7.1.2通用阵列逻辑（GAL）由、和组成。答：输入缓冲器、与阵列、或阵列输出逻辑宏单元题7.1.3可编程阵列逻辑（PAL）可组成种典型的输出组态。（A）2（B）3（C）4（D）5答：C题7.1.4通用阵列逻辑（GAL）的输出逻辑宏单元可组成种典型的输出组态。（A）2（B）3（C）4（D）5答：D题7.1.5在系统编程器件（isp）和早期的EEPROM在编程方面，前者脱离了束缚。（A）软件平台（B）编程器（C）电源（D）刷新电路答：B题7.1.6单片通用阵列逻辑（GAL）的输出逻辑宏单元编程为寄存器组态时，只能应用在场合。（A）同步时序电路（B）异步时序电路（C）复位电路（D）移位寄存器答：A、D题7.2.1在系统可编程逻辑器件采用编程单元。（A）E2CMOS（B）熔丝（C）SRAM（D）隧道型浮栅单元答：A题7.2.2EPM7000S系列提供的共享乘积项有和。（A）共享扩展（B）并联扩展（C）串联扩展（D）缓冲扩展答A、B题7.2.3输入输出单元即可以编程为输入或输出，还可以编程为。答：双向题7.2.4编程I/O控制块输出缓冲器的输出电压摆率，可提供较高的。（A）克服毛刺（B）并联扩展（C）转换速度（D）减低功耗答：C题7.2.5ispLSI1000系列的ORP可提供GLB到IOC的信号。（A）输入（B）中间（C）输出（D）时钟答：C题7.2.6CPLD具有较高的性能，并具有如下特点。（A）单片多系统（B）异步时序电路（C）动态刷新（D）丰富的查找表2答：A、B题7.3.1现场可编程门阵列（FPGA）静态时无，称之为。(A)功耗(B)电流(C)零功耗器件(D)有源器件答：A、C题7.3.2CPLD的信号通路固定，系统速度可以。FPGA的内连线是分布在逻辑单元周围，而且编程的种类和编程点很多，使布线相当灵活，但在系统速度方面低于。（A）CLB（B）不可计算（C）CPLD（D）存储器(E)预测答：E、C题7.3.3FPGA的逻辑单元规模小，具有丰富的连线，所以系统综合时可进行充分的优化，和CPLD相比，具有较高的。(A)电源(B)电流(C)性能价格比(D)利用率答：D题7.3.4VirtexII系列芯片主要由组成。（A）CLB（B）I/OB（C）PI（D）BRAM(E)DCM答：A、B、C、D、E习题与自检题习题7.1试分析题图7.1所示电路EPM7128S宏单元电路工作原理。解：EPM7128S宏单元由与逻辑阵列、乘积项选择矩阵和可编程寄存器组成。与逻辑阵列实现组合逻辑，为每个宏单元提供5个乘积项；乘积项选择矩阵将乘积项分配至或门、异或门实现组合逻辑函数。另外，这些乘积项还可作为宏单元中触发器的清除、置位、时钟和时...&&&...&11...1乘积项选择矩阵并联扩展项来自其它宏单元与逻辑阵列共享扩展项16根扩展乘积项36根输入信号全局全局清除时钟≥1=1...112来自I/O管脚组合、时序电路选择器快速输入选择器可编程寄存器到I/O控制块PRNCLR到PIAC11D题图7.1习题7.1图清除选择CLK使能选择3钟使能控制输入。每个宏单元有一个乘积项反相后反馈到与阵列，这个乘积项能够连到同一个LAB中任何其它乘积项上，称它为可共享乘积项。宏单元中的触发器可以编程为D触发器，以实现时序逻辑电路。若适当地编程寄存器旁路数据选择器，可将触发器断开，以实现组合逻辑电路。触发器的清除、置位、时钟和时钟使能控制可来自全局信号或乘积项信号。习题7.2试述PAL和GAL在结构上的不同之处。答：通用阵列逻辑GAL是在PAL基础上发展起来的一种具有较高可靠性和灵活性的新型可编程逻辑器件，它采用E2CMOS工艺和灵活的输出结构，能将数片中小规模集成电路集成在芯片内部，并具有电擦写反复编程的特性。在基本阵列结构上仍是与阵列可编程，或阵列固定的PAL结构。与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（OutputLogicMacroCell），适当地为输出逻辑宏单元进行编程，GAL就可以在功能上代替前面讨论过的PAL的四种输出类型及其派生类型，为在同一片GAL中，实现组合逻辑电路和时序逻辑电路的分块设计提供了方便。习题7.3Altera可编程逻辑器件EPM7128S由哪几个部分组成，简述其工作原理。答：EPM7128S器件结构图是由8个相似的逻辑阵列块（LogicArrayBlock,LAB）、一个可编程内连矩阵（PIA）和多个输入/输出控制块(I/OBlock)组成。每个LAB有16个宏单元（Macrocell）、2个独立的全局时钟和一个全局清除。来自直接输入引脚Input或任何一个I/O引脚的输入信号，既可有6～12条（根据芯片封装确定）进入LAB，又可以有6～12条进入可编程内连矩阵PIA。PIA在芯片的中央，相当于中转调度控制，它既可接收来自I/O控制块（6～12）、逻辑阵列块（16）和全局的时钟、清零和使能信号，又可将36个信号发送至LAB的宏单元中的与阵列，6个使能信号发送到I/O控制块用以控制它的三态输出缓冲器。1.宏单元（Macrocell）EPM7128S的每个逻辑阵列块LAB中有16个宏单元，宏单元在组态功能上与GAL的OLMC相似，能够单独地组态为时序逻辑或组合逻辑工作方式。宏单元由三个功能块组成：与逻辑阵列、乘积项选择矩阵和可编程寄存器。与逻辑阵列实现组合逻辑，为每个宏单元提供5个乘积项；乘积项选择矩阵将乘积项分配至或门、异或门实现组合逻辑函数。另外，这些乘积项还可作为宏单元中触发器的清除、置位、时钟和时钟使能控制输入。每个宏单元有一个乘积项反相后反馈回与阵列，这个乘积项能够连到同一个LAB中任何其它乘积项上，称它为可共享乘积项。宏单元中的触发器可以编程为D、T、JK或RS触发器，以实现时序逻辑电路。若适当地编程寄存器旁路数据选择器，可将触发器断开，以实现组合逻辑电路。触发器的清除、置位、时钟和时钟使能控制可来自全局信号或乘积项信号。2．扩展乘积项大多数的逻辑函数由5个乘积项之和就可实现，这样用一个宏单元即可。对于较为复杂的逻辑函数需要附加乘积项，那么用一个宏单元是不够的，若用另一个宏单元的输出，会增加系统的延时。EPM7128S结构中提供了共享和并联扩展乘积项，它可作为附加的乘积项直接送到该LAB的每个宏单元中。1）共享扩展乘积项每个LAB最多有16个共享扩展乘积项。共享扩展乘积项就是由每个宏单元提供一个未投入使用的乘积项，并将它们反相后反馈到与阵列，便于集中使用。2）并联扩展乘积项并联扩展乘积项是一些宏单元没有使用的乘积项，它可分配到邻近的宏单元去快速实现复杂的逻辑函数。并联扩展乘积项最多可达20个乘积项直接馈送到宏单元的或逻辑，其中54个乘积项是由宏单元本身提供的，15个并联扩展乘积项是由LAB中邻近宏单元提供。在一个LAB中有两组宏单元，每组有8个，顺序编号是1到8，并且具有两条借出或借用并联扩展项的链。3．可编程内连矩阵PIAEPM7128S的专用输入引脚、I/O引脚和宏单元输出均可送到PIA，PIA可把这些信号送到各个LAB。4．I/O控制块允许每个I/O引脚单独地配置为输入、输出和双向工作方式。所有引脚都有一个三态缓冲器，它的使能端可直接连在地（GND）、电源（UDD）上，或6个全局使能信号中的一个。6个使能信号由下列信号驱动：两个输出使能信号、一个I/O引脚的集合或一个宏单元输出的集合，并且也可以是这些信号反相后的信号。当三态缓冲器的控制端接到GND时，其输出为高阻状态并且I/O引脚可作为专用输入引脚使用。当三态缓冲器控制端连到电源UDD上时输出被使能。每一个I/O引脚的输出缓冲器可以调整输出电压摆率，当电压摆率控制端编程后，设置成快的电压摆率，提供了较高的速度转换，这种设置仅用在系统中影响速度的关键输出端，且具有相应的抗噪声措施。当电压摆率控制端没有编程，则电压摆率设置在低噪声状态，这将减少噪声和地线上的毛刺。习题7.4试比较FPGA与CPLD的特点，并分析其应用范围。解：FPGA与CPLD比较，在结构和使用方面有如下特点：1．FPGA中实现逻辑功能单元比CPLD实现逻辑功能的宏单元规模小，使得FPGA在实现时序电路时要强于CPLD。CPLD宏单元输入信号可高达几十个，多于FPGA，更适合于实现多输入信号的复杂组合逻辑电路。2．CPLD的内部连线汇总于芯片中心，然后分配到各个宏单元，因此信号通路固定，系统速度可以预测。FPGA的内连线是分布在逻辑单元周围，而且编程的种类和编程点很多，使布线相当灵活，但在系统速度方面低于CPLD。3．FPGA的逻辑单元规模小，可分为两个独立的电路，又有丰富的连线，所以系统综合时可进行充分的优化，具有较高的芯片逻辑利用率。4．CPLD的功耗一般在0.5W～2.5W之间，而FPGA芯片功耗0.25mW～5mW，静态时几乎没有功耗，FPGA功耗低于CPLD。5．CPLD多用于设计复杂状态机、多口存储器控制、高速总线接口等电路。FPGA则用于简单状态机、加法器、比较器、计数器、RAM实现的FIFO、FILO和缓冲器等电路。作业：基本水平：习题7.1，习题7.3，习题7.4。思考7.1.2，7.1.4，7.1.6，7.2.1，7.2.2，7.2.6，7.3.1，7.3.3，7.3.4。中等水平：除上述习题和思考题外，包括其他习题和思考。熟练水平：再选择部分自检题。高级水平：撰写研究论文。