电子科技大学2013_2014_1-数字系统EDA技术试卷2

学院姓名学号任课老师考场教室__________选课号/座位号………密………封………线………以………内………答………题………无………效……第1页共9页电子科技大学2013-2014学年第1学期期末考试卷课程名称：数字系统EDA技术考试形式：一页纸开卷考试日期：年月日考试时长：120分钟课程成绩构成：平时10%，期中0%，实验30%，期末60%本试卷试题由五部分构成，共9页。题号一二三四五合计得分一、单项选择题（共20分，共10题，每题2分）1．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；下面对综合的描述中，（）是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的D.综合是纯软件的转换过程，与器件硬件结构无关2．使用程序包STD_LOGIG_1164中定义的数据类型时()。A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明3．下列标识符中，（）是不合法的标识符。A.State0B.Not_Ack_0C.9CountD.signall4．下列关于CASE语句的描述不正确的是（）。A.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。B.CASE语句中必须要有WHENOTHERS=NULL；语句。C.CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。得分学院姓名学号任课老师考场教室__________选课号/座位号………密………封………线………以………内………答………题………无………效……第2页共9页D.CASE语句执行必须选中，且只能选中所列条件语句中的一条。5．以下对于进程PROCESS的描述，正确的是()。A.进程之间可以通过变量进行通信B.进程内部由一组并行语句来描述进程功能C.进程语句本身是并行语句D.一个进程可以同时描述多个时钟信号的同步时序逻辑6．VHDL文本编辑中编译时出现如下的报错信息Error:VHDLsyntaxerror:signaldeclarationmusthave‘；’，butfoundbegininstead.其错误原因是（）。A.信号声明缺少分号。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。7．下列语句中，不属于并行语句的是()。A.进程语句B.CASE语句C.元件例化语句D.条件信号赋值语句8．在元件例化语句中，用（）符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP中的信号名关联起来。A.=B.:=C.=D.=9.进程中的信号赋值语句，其信号更新是()。A.按顺序完成B.比变量更快完成C.在进程的最后完成D.以上都不对。10.若S1为”1010”,S2为”0101”，下面程序执行后，outValue输出结果为：（）。libraryieee;useieee.std_logic_1164.all;entityex1_10isport(S1:instd_logic_vector(3downto0);S2:instd_logic_vector(3downto0);outValue:outstd_logic_vector(3downto0));Endex1_10;architecturertlofex1_10isbeginoutValue(3downto0)=(S1(2downto0)andnotS2(3downto1))&(S1(3)xorS2(0));endrtl;A、“0101”B、“0100”C、“0001”D、“0000”得分学院姓名学号任课老师考场教室__________选课号/座位号………密………封………线………以………内………答………题………无………效……第3页共9页二、程序填空题。在横线上填上合适的语句，完成程序的功能。（共18分，共9空，每空2分）1．完成10位二进制无符号加法器电路的设计。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityEX2_1isport(a,b:instd_logic_vector(9downto0);cout:outstd_logic;sum:outstd_logic_vector(9downto0));endEX2_1;architecturearchofEX2_1issignalatemp:std_logic_vector(10downto0);signalbtemp:std_logic_vector(10downto0);signalsumtemp:std_logic_vector(10downto0);beginatemp='0'&a;btemp=；sumtemp=;sum=sumtemp(9downto0);cout=;endarch;2．完成序列信号发生器的设计。说明：已知发送信号为”10010010”，要求以由高到低的序列形式一位一位的发送，发送开始前及发送完为低电平。libraryieee;useieee.std_logic_1164.all;entityEX2_2isport(load,clk:instd_logic;y:outstd_logic);endEX2_2;architecturearchofEX2_2issignalshiftReg:std_logic_vector(7downto0);学院姓名学号任课老师考场教室__________选课号/座位号………密………封………线………以………内………答………题………无………效……第4页共9页beginprocess(clk)beginif(clk'eventandclk='1')thenifload='1'theny='0';shiftReg=;--同步复位，并加载输入elsey=;--高位输出shiftReg=;--左移，低位补0endif;endif;endprocess;endarch;3.完成8位奇偶校验电路的设计libraryieee;useieee.std_logic_1164.all;entityEX2_3isport(a:instd_logic_vector(7downto0);y:outstd_logic);endEX2_3;architecturearchofEX2_3isbeginprocess(a)variabletmp:std_logic;begintmp'0';foriin0to7loop;endloop;y;endprocess;endarch;学院姓名学号任课老师考场教室__________选课号/座位号………密………封………线………以………内………答………题………无………效……第5页共9页三、程序改错题。改正下列程序中的错误，并简要说明每个错误的原因。（共12分，共3题，每题4分）1、libraryieee;useieee.std_logic_1164.all;entityex3_1isport(A,B,C,D:instd_logic;sel:instd_logic_vector(1downto0);Z:outstd_logic);Endex3_1;Architecturearchofex3_1isBeginProcess(A,B,C,D)BeginZ=Awhensel=“00”elseBwhensel=“01”elseCwhensel=“10”elseD;Endprocess;Endarch;2．libraryieee;useieee.std_logic_1164.all;entityex3_2isport(A,B:instd_logic;C:outstd_logic);endex3_2;architecturearchofex3_2isbeginprocess（A,B）beginC:=AandB;endprocess;endarch;得分学院姓名学号任课老师考场教室__________选课号/座位号………密………封………线………以………内………答………题………无………效……第6页共9页3．libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityex3_3isport(clk:instd_logic;Cnt:outstd_logic_vector(3downto0));endex3_3;architecturearchofex3_3isbeginprocess(clk)beginwaituntilclk’eventandclk='1';Cnt=Cnt+'1';endprocess;endarch;四、简答题。（共12分）1．简述CPLD和FPGA主要区别(6分)2．简述信号和变量的主要区别(6分)得分得分学院姓名学号任课老师考场教室__________选课号/座位号………密………封………线………以………内………答………题………无………效……第7页共9页五、程序设计题。用VHDL设计电路。（共38分）1．设计一个带异步复位十进制计数器。其输入输出端口如下图所示。（10分）2、设计一个占空比为1:2的3分频器。如下图所示，输入时钟为Clk，clr为同步复位信号，高电平有效，ClkOut是输出信号。（12分）十进制计数器ClrClkCnt10[3..0]学院姓名学号任课老师考场教室__________选课号/座位号………密………封………线………以………内………答………题………无………效……第8页共9页3.设计一个如下图所示电路。(16分)电路功能说明：输入时钟Clk作为模60计数器和模24计数器时钟信号，M_low[3..0]和M_High[3..0]分别为模60计数器的个位和十位；模60计数器的进位输出作为模24计数器的使能信号；H_low[3..0]和H_High[3..0]分别为模24计数器的个位和十位；ScanClk为扫描计数器时钟输入信号，输出Sel[1..0]输出同时作为内部选择器的选择信号。Clk模60计数器M_low[3..0]M_High[3..0]模24计数器H_High[3..0]H_low[3..0]4选1选择器扫描计数器ScanClkSel[1..0]进位输出CntOut[3..0]En学院姓名学号任课老师考场教室__________选课号/座位号………密………封………线………以………内………答………题………无………效……第9页共9页