PCM编、译码电路的设计

15770640981511PCM编、译码电路的设计南华大学南校区电子信息工程9911班13号周鹏摘要：介绍了PCM通信系统的组成，具体分析了脉冲编码调制的工作原理，及所设计的电路原理，设计表明该PCM系统具有很好的稳定性、功耗低、调试简单等特性，具有一定的使用价值。关键词：脉冲编码调制（PCM）；编、译码；TP3067一、前言脉冲编码（PCM）技术已经在数字通讯系统中得到了广泛的应用。十多年来，由于超大规模的集成技术的发展，PCM通讯设备在缩小体积、减轻重量、降低功耗、简化调试以及方便维护等方面都有了显著的改进。目前，数字电话终端机的关键部件，如编译码器（Codec）和话路滤波器等都实现了集成化。二、脉冲编码调制（PCM）原理所谓的脉冲编码调制，就是将模拟信号的抽样量化值变换成代码。PCM通讯系统的组成方框图如图1所示。图中，输入的模拟信号m(t)经抽样、量化、编码后变成了数字信号（PCM信号），经信道传输到达接受端，先由译码器恢复出抽样值，再经低通滤波器滤出模拟基带信号m(t)。通常，将量化与编码的组合称为模/数变换器（A/D变换器）；译码与低通滤波的组合称为数/模变换器（D/A变换器）。A/D变换m(t)msq(t)干扰ms(t)m(t)msq(t)图1PCM通信系统的组成方框图在13折线编码的方法中，无论输入的信号是正还是负，均按8段折线进行编码，用8位二进制码c1c2c3c4c5c6c7c8来表示。其中第一位码c1表示量化值的极抽样量化编码信道译码低通滤波15770640981512性，称为极性码；第二至第四位3位码c2c3c4的8种可能状态来分别代表8个段落的起点电平，称为段落码；第五至第八位4位码c5c6c7c8的16种可能状态用来分别代表每一段落的均匀划分的量化级，称为段内码。这样处理的结果，8个段落被划分成128个量化级。该编码的方法是把压缩、量化和编码合为一体的方法。在13折线编码的方法中，第一、第二段最，每一小段归一化长度为1/2048，即一个最小量化间隔；第八段最长，每一小段归一化长度为1/32，包含64个最小量化间隔。采用13折线编码方法，在保证小信号区间量化间隔相同的条件下，7位非线性编码与11位线性编码等效。由于非线性编码的码位数减少，因此设备简化，所需传输系统带宽减小。输入Is|Is|IW“1”|Is|IW“0”极性码c1本地译码器图2逐次比较型编码器的原理方框逐次比较型编码器的原理方框如图2，它由整流器、保持电路、比较器及本地译码电路等组成。编码器的任务就是要根据输入的样值脉冲编出相应的8位二进制代码，除第一位极性码外，其他7位二进制代码是通过逐次比较确定的。预先规定好一些作为标准的电流（或电压），称为权值电流，用符号IW表示。IW的个数与编码位数有关。当样值脉冲Is到来后，用逐步逼近的方法有规律地用各标准电流IW去和样值脉冲比较，每比较一次出一位码，直到IW和抽样值Is逼近为止。整流器用来判别输入样值脉冲的极性，编出第一位码（极性码）。样值为正时，出“1”码；样值为负值时，出“0”码。同时将双极性脉冲变换成单极性脉冲。比较器通过样值电流Is和标准电流IW进行比较，从而对输入信号抽样值实现非线性量化和编码。每比较一次输出一位二进制代码，且当|Is|＞IW时，出“1”整流器保持电路比较器恒流源记忆电路7/11变换电路15770640981513码；反之出“0”码。由于在13折线法中用了7位二进代码来代表段落和段内码，所以对一个输入信号的抽样值需要进行7次比较。每次所需的标准电流IW均由本地译码电路提供。本地译码电路包括记忆电路、7/11变换电路和恒流源。记忆电路用来寄存二进制代码，因除第一次比较外，其余各次比较都要依据前几次比较的结果来确定标准电流IW值，因此，7位码组中的前6位状态均应由记忆电路寄存下来。7/11变换电路就是一个数字压缩器，因为采用非均匀量化的7位非线性编码等效于11位线性码，而比较器只能编7位码，因此反馈到本地译码电路的全部码也只有7位。因为恒流源有11个基本权值电流支路，需要11个控制脉冲来控制，所以必须经过变换，把7位码变成11位码，其实质就是完成非线性和线性之间的变化。恒流源用来产生各种标准电流值。为了获得各种标准电流IW，在恒流源中有数个基本权值电流支路。基本的权值电流个数与量化级数有关。保持电路的作用是保持输入信号的抽样值在整个比较过程中具有一定的幅度。由于逐次比较型编码器编7位码（除极性码外）需要将Is与IW比较7次，在整个比较过程中都应保持输入信号的幅度不变，故需要采用保持电路。三、芯片的结构功能和工作原理Ⅰ、TP3067鉴于我国国内采用的是A律量化特性，因此在本设计当中，采用的是TP3067专用大规模的集成电路，它是CMOS工艺制造的单片PCMA律编译器，并且片内带输入输出话路滤波器。TP3067的管脚如图3所示，其内部组成框图如图4所示。⑴VPO+收端功率放大器的同相输出端。⑵GNDA模拟地，所有信号都以此管脚为参考。⑶VPO-收端功放的反相输出端。⑷VPI收端功放的反相输入端。⑸VFRO接收部分滤波器模拟输出端。⑹VCC＋5V电压输入。图3TP3067管脚图⑺FSR接收部分帧同步时隙信号，是一个8KHz脉冲序列。⑻DR接收部分PCM码流解码输入端。⑼BCLKR位时钟（bitclock），它使PCM码流随着FSr上升沿逐位移/CLKSEL入Dr端，位时钟可以从64KHz到2048MHz的任意频率。或者作为一个逻辑输入选择1536MHz、1544MHz或123456ABCD654321DCBATitleNumberRevisionSizeBDate:26-Jun-2002SheetofFile:D:\protel99\Examples\lwh.ddbDrawnBy:VPO+1GNDA2VPO-3VPI4VFRO5VCC6FSR7DR8BCLKR9MCLKR10MCLKX11BCLKX12DX13FSX14TSX15GSX16GSX17VFXI-18VFXI+19VBB20图5TP3067157706409815142048MHz，用作同步模式的主时钟。⑽MCLKR接收部分主时钟，它的频率必须为1536MHz、1544MHz或/PDN2048MHz。可以和MCKLX异步，但是同步工作时可达到最佳状态。当MCKLX接低电平，MCKLR被选择为内部时钟，当MCKLX接高电平，该芯片进入低功耗状态。⑾MCKLX发送部分主时钟，必须为1536MHz、1544MHz或2048MHz。可以和MCKLR异步，但是同步工作时可以达到最佳状态。⑿BCLKX发送部分时钟，使PCM码流逐位移入DR端。可以为从64KHz到2048MHz的任意频率，但必须和MCKLX同步。⒀DX发送部分PCM码流编码输出端。⒁FSX发送部分帧同步时隙信号，为一个8KHz的脉冲序列。⒂TSX漏极开路输出端，它在编码时隙输出低电平。⒃ANLB模拟反馈输入端。在正常工作状态下必须置成逻辑“0”，置成逻辑“1”时，发送部分滤波器的输入端并不与发送部分的前置滤波器相连，而是和接收部分功放的VPO+相连。⒄GSX发送部分输入放大器的模拟基础，用于在外部同轴增益。⒅VFXI-发送部分输入放大器的反相输入端。⒆VFXI+发送部分输入放大器的同相输入端。⒇VBB接－5V电源。原理：编码过程，模拟信号从4端VPI端输入，经过反相放大器，一般R1＝R2，所以反相放大器的输出为输入电压的反相。信号再经过RC开关电容等处理编码，受FSX信号的控制，在DX端，数字逐位输出。译码过程，数字信号受FSX信号的控制，从DR，即8脚逐位输入，经译码处理，经反相放大器，在VPO-模拟输出。Ⅱ、74LS04这是一个TTL反相器，其框图如图5，当输入端为高电平“1”时，其输出Y为低电平“0”。当输入端为低电平“0”时，其输出为高电平“1”。如表1：图574LS04芯片123456ABCD654321DCBATitleNumberRevisionSizeBDate:14-Jun-2002SheetofFile:D:\临时文件\新建文件夹\MyDesign1.ddbDrawnBy:XY74LS0415770640981515表1可见输入与输出之间是反相关系，即Y=X。其电压传输特性如图6。1234ABCD4321DCBATitleNumberRevisionSizeADate:26-Jun-2002SheetofFile:D:\protel99\Examples\lwh.ddbDrawnBy:R1R2输入模拟VPIRRR3R4RC有源开关电源抽样保持VPO-VPIVPrORCFSXDrDx开关电容参考电压自动归零抽样保持A/D控制逻辑输出寄存器寄存器输入时序控制ANLD模拟反馈+5-5GNDAVccVbb图6图4TP3067功能框图图6电压传输特性输入输出0110123456ABCD654321DCBATitleNumberRevisionSizeBDate:30-Jun-1994SheetofFile:C:\ProgramFiles\DesignExplorer99SE\lp.ddbDrawnBy:3.02.01.000.51.01.5ABCEDVthvo/Vv1/V15770640981516Ⅲ、74LS74它是一种利用TTL传输门的边沿触发器——D触发器，其框图如图6，这种触发器的动作特点是输出端的转换发生在CLK的上升沿，而且触发器所保存下来的状态仅仅取决于CLK上升沿到达时的输入状态，因为触发器输出端状态的转换发生在CLK的上升沿，所以这是一个上升沿触发的边沿触发器，它的特性如表2。CLKDQnQn+1×××Qn000010101111注解：X为任意值表2图674LS74D触发器的特性方程为Qn+1=DⅣ、74LS20它是一种TTL与非门，74LS20有四个输入端，A、B、C、D，其输出为Y0。其工作原理为只有当A、B、C、D当中有一个接低电平“0”时，则输出Y0，而高电平“1”，只有当A、B、C、D同为高电平“1”时，输出Y0，为低电平“0”时，如表3。输入输出ABCDY00XXX111110表3注解：X为任意值可见其输出与输入的关系为Y＝AB。其低电平输入电流时与反相器相同，当输入端接高电平时，输入电流为单个输入端的高电平输入电流的两倍。其输出特性与74LS04相同。Ⅴ、74LS138该芯片是用TTL与非门组成的3线—8线译码器，它的框图如图7所示。当E3＝1，E1＋E2＝0时可写出各个输出端电平的方程式。123456ABCD654321DCBATitleNumberRevisionSizeBDate:14-Jun-2002SheetofFile:D:\临时文件\新建文件夹\MyDesign1.ddbDrawnBy:DQQCLK74LS7415770640981517Y0＝ABC＝m0Y1＝ABC＝m1Y2＝ABC＝m2Y3＝ABC＝m3Y4＝ABC＝m4Y5＝ABC＝m5Y6＝ABC＝m6Y7＝ABC＝m7由上式可以看出，Y0~Y7同时又是A2A1A0这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小译码器。74LS138由3个附加控制端，E1、E2和E3，当E3＝1，E1＋E2＝0时，译码器处于工作状态，否则译码器被禁止，所有的输出端被封锁在高电平，如表4所示。这3个控制端也叫“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能。输入输出E3E1+E2CBAY0Y1Y2Y3Y4Y5Y6Y70××××11111111×0×××1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110表43线—8线译码器74LS138功能表15770640981518123456ABCD654321DCBATitleNumberRevisio