搜索
问：为什么transistor设计7gatefinger，而不是传统的1个gate？是不是增加power?比如说6个，那是不是等效6个transistor并联呢？答：1：如果电路仿真的话，可以等效，但是画完版图的话，就要考虑这样和单纯并联寄生的不同了，一般来说这样的寄生小一些，因为他的源漏共用。2：usethemultifingerdevice,youcansharetheS/Dinadjacentdevice问：相躁图，在带宽后面会有很大的上翘的尖，为什么会这种情况呢，是spur还是cp的各种效应照成的？只是几十m的pll其他指标都还可以，1m的时候有70dbc，就是后面有个很大的向上翘的尖，不知道为什么。答：1：如果是在带宽处phasenoise的psd向上翘，那是pll的jitterpeaking引起的，或者说是pll环路zero引起的。2：phasenoise在带宽处上翘，是因为pll环路设计的相位裕度不够。3：对的，楼上说相位裕度的问题，其实我在测试的时候遇到过这样子的情况。有的时候CP受到数字电路的干扰或者PLL内部有些模块出现微振荡，也可能的。如果是用spectreRF仿真出来，留意一下你的bias电路。4：如果是环路参数有问题相位裕度不够，不会每隔一段频率就有一个上翘，Mreferencespur倒是有可能，看看是在ref频率整数倍吗?减小带宽；减小cp的失配；减小cp开关的电荷注入,可以一定程度的抑制spur问：ADS和candence都可以做RFIC吗？有没有人都用过，我是专指CMOS工艺的。答：1：UsingADS,youmusthaveADSsimulationmodelfromfoundry.ButitisseemedthatthesimulationresultsfromADSisalwaysbetterthanthosefromCadenceSpectre.Inaddition,theCadenceismorelikelyICindustrialstandardthanADS.2：Agilent'sADSandCadence'sVirtuosocandotheRFICdesign.Ingeneral,youshouldgetthefoundry'sPDKtohaveaquickstart3：都可以，ADS是基于频域分析的，速度快，cadence是基于时域仿真的，速度慢，但精度高，如spectreRFhspiceRFeldoRF问：如何用spectre计算电路在某段时间的平均功耗？我平时用hspice是这样算的：meastranpoweravg'i(vvdd)*vdd'from=5usto=10us能用spectre做到吗？答：1：可以阿，在SPECTRE里用CACULATOR里面的函数功能对这两个波形进行处理，用计算器里的clip和average函数。2：多谢各位，但我用clst点击了波形后，再选average，再点击eval,但只是算全部时间的平均值，怎么算从5us到10us的评价值啊？问：op的管子应该工作在什么区域？我仿真的op所有的管子都工作在cutoff区,但是增益和相位都是正常的,电路的静态工作点我也没看出有什么异常,不知道是什么原因,一般管子应该工作在饱和区才正常吧。答：可能电流太小了，亚阈值区工作了，亚阈值区可以工作的，研究好了可以发表的。问：spectre仿真怎么能得到两个信号相除的波形？答：1：左边有计算器，选好两个波形，点（除）就可以了。2：用clip剪切波形后，终于ok了问：smic18工艺中管子型号有两种，p33管和p18管是如何区分使用的？p33管多用在I/O口的设计中是吗？答：看你的电源电压，p33是3.3V的电源，p18是1.8V的电源，根据电源电压选择管子的模型。至于那些参数，其实弄懂了也没有什么意思，都是公式，你可以看berkeley的bsim3v3说明书，里头讲了不少相关内容。问：在用spectre仿ac时，所加的信号源vsin里有ACmagnitude跟Amplitude项，个人对这两个参数理解是：ACmagnitude是指信号的有效值，若Amplitude为1.414V，则对应的ACmagnitude应为1V，不知这种理解是否正确？答：1：ACmagnitude是用来进行AC分析的输入量，一般给1，AV--db:20lgAV而Amplitude是进行瞬态仿真的交流正弦波信号峰峰值的一半。2：我比较赞同后者的说法峰峰值的一半，也就是峰值。问：请问,cadence仿真中遇到的问题spectre.out中,报的错:?/i7U(Q3`CAerrorfoundbyspectreduringhierarchyflatteningV3:waveformtypemustbespecifiedifanywaveformparametersaregiven.4B3i*FcCF-qE2Ae+e请问这个问题改如何解决？答：振荡器加个初始电位就可以了。仿真PLL：那就加一个初始条件吧，同样也可以吧。我也遇到过这样的问题，就是加的初始条件。问：请教：cadence中noise仿真中的几个参数的意义？在cadence噪声仿真后，print噪声结果也就是“noisesummary...”菜单后，列出的表中有很多参数的意义不太明白（例如fn,rd,id,...）答：fn是闪烁噪声，rd是电阻热噪声，id是管子热噪声。问：Cgd和Cdg有何不同？请教各位大虾，在Cadence中仿真结果分析时会有Cgd和Cdg，或者是Cgs和Csg的选项，那它们的值又不相等，请高手解释它们有何不同？答：1：MOS管的四个极D、G、S、B共产生16各个不相同的电容，在特定条件下可以忽略一些2：Cgd影响gate这点得load；Cdg影响feedforwardzero3：Cgdrepresentstheeffectofthedrainonthegate,andCdgrepresentstheeffectofthegateonthedrain,intermsofchargingcurrents.Thereisnoreasontoexpectthatthetwoeffectsarethesameingeneral.问：allen课本上甲类放大器的问题？有三个问题：1.Psupply中包括Vss*IQ，IQ从VDD流出可以理解，但是不是所有的IQ都流入了VSS，还有一部分给了负载电阻，为什么2.Vout(峰值)为什么为0.5(VDD-VSS)3.Iout+为什么小于等于IQ，我觉得应该就是等于IQ答：1.第一个问题不是所有的IQ都流过Vss，单对于外电阻我们是不知道其大小的，如果RL趋于无穷大，那么IQ就全部流过Vss，书上的算法用的是假设RL趋于无穷大，即最大功耗。2.第三个问题因为有静态工作点，所以M1中一定要有电流流过，所以Iout一定小于IQ。3.第二个问题：Vout的最大峰值为0.5（VDD-Vss）即输入为正弦波时，输出的振幅，这个电流IQ的设定也是为了使输出最大化，所需要的最小静态电流IQ。问：问CADENCE仿真运放的稳定性？作stb分析时probeinstance是什么意思呀，运放跟CADENCE都是刚学，麻烦高手指点一下！答：1：将增益波形和相位波形对比看，在0DB时得相位，然后用180减去它，大于60就表示稳定。2：specture，是不是应该加个port,在输入端用port跟用vsin有什么区别呀？3：看你仿的是开环增益，还是闭环增益了。开环的话，直接在输入端接vac，然后仿ac性能就可以了。闭环的话电路得接成一定的形式，参见allen的模拟电路设计。似乎用pin也可以不过我用电压源加的。问：请教：在cadence下怎么仿运放的相位裕度？在cadence下仿运放，把运放做比较器来做，可是仿真结果怎么出不来正确的高低电平呢，而是个正弦波呢？问题出在什么地方呢？答：1：我是在spectre上跑的。两级运放，加了补偿电容;加小信号源（正弦波）到输入端，作ac扫描，result---directplot---gain&phase就出来了，在0db的地方，180－对应的角度＝相位裕度。2：Allen那本书的P250页（中文版）有如何仿运放的方法，去看看就是了。两级运放增益应该比较大，不该直接加小信号仿的。问：阈值电压问题？用level49模型的.lib文件进行反相器的静态工作点的分析，电路中PMOS管的源极接Vdd，NMOS管的源极接地，得出的NMOS管的阈值电压比模型中表的Vth0的高0.1V左右，PMOS管的阈值电压比模型中的低0.1V左右，百思不得其解，为什么在源体电压的情况下，得出的Vth与模型中的Vth0不同呢。从模型的阈值电压计算方法看，它是没有加入沟道长度、宽长比的啊，另外他们的温度也的设为25。答：1：阈值电压会随着沟道长度、宽长比等因素变化。2：vth0只是起始值而已。bsim3model里面有许多参数加进二阶效应。如果感兴趣可以研究bsim3model的材料，没啥太大必要管这个。3：VthisstrongfunctionofchannelLengthforshortchanneldevice。问：请教一个关于cadence仿真的问题？在运用cadence仿真时，怎样仿真支路电流呢？！答：1：在输出设置里面，选择saved-fromskemetic，然后就可以在电路图上面先选择一个器件，然后选择各支路，这样就是看电流，输出项里面就会多出一个电流出来。2：Outputs－》Tobeplotted－》selectedonschematic子菜单用来在电路原理图上选取要显示的波形（点击连线选取节点电压，点击元件端点选取节点电流）。如果没有saveall，支路电流是不保存的，你在outputs-saveall里面设置一下，看电流的时候点results－directplot－tran……，然后在电路上点管子的端点，选完按esc。不过要注意，一旦保存所有支路之后，你的仿真结果会非常大，要注意硬盘空间。3：以前我看支路电流直接选中器件，仿真输出来看的。只是在仿真前弹出的提示框选yes（保存），也从来没有调用过保存的电流文件，所以不知道该文件放在simulation目录德哪里。问：lis文件中有mos管的电容参数如下：cdtot2.0816f3.7299fcgtot114.7453f136.4126fcstot61.6131f73.3507fcbtot35.9118f37.3757fcgs105.5277f129.0763fcgd2.0501f3.5463fcdtotcgtotcstotcbtot这几个分别是什么电容？我只知道模型一般有gate-s、gate-d、gate-bulk、d-bulk、s-bulk电容答：就是各端等效总电容。如：cgtot就是gate端total电容。问：何为网表?答：网表可以理解为文本化的电路图，主要表示的是电路器件及其连接关系。如果要看电路图的网表，跑模拟仿真会生成，或者File——Export——CDL生成。就是电路的连接和流向。可自动生成。指电路的文字描述方式，包括器件描述和拓扑连接描述。问：看到一个关于全差分运放仿真的测试电路。请问一下在测试电路里面差分输入应该怎么写。是只用ac信号吗？那输出该怎么写呢？高手能不能把测试的spice写一下。答：1：用两个balun2：cadence或者其他软件工具里面可以自己做一个balun。在hspice里面也可以编网表，无非就是利用：Vcm=(Vn+Vp)/2Vdm=(Vp-Vn)8想明白这个道理，自然就可以写出一定的网表。问：问拉扎维书48页问题？被搅晕了，谁帮忙解释一下，A和Vgs2-Vth2的关系？答：1：这是因为3.37式中的(w/l)1/(w/l)2与过驱动电压Vgs-Vth之比不是两个互相独立的量,其中一个确定,可以推出另一个,也就是说,(w/l)1/(w/l)2是关于Vgs-Vth的函数.2：