DDR信号完整性仿真介绍

DDR信号完整性仿真介绍（一）说到DDR，相信很多小伙伴在上学的时候都没有接触过。作者也一样，大学的时候学习过单片机，学习过DSP，但是没有接触过DDR。刚开始接触信号完整性仿真时，是从DDR仿真开始的，可是对DDR完全不了解，怎么办，很多基础知识只能求助于书本和网络了。本文适合刚接触DDR仿真的网友学习，资深高手就请绕道了，当然，也欢迎资深大神前来指导，或许您漫不经心的一句评论，就能一语点醒梦中人，让菜鸟们少走很多弯路。最近做的几个DDR的仿真专案，都是板载颗粒。大多数都是一个主控芯片拖动一个，两个，四个DDR颗粒。有单通道的，也有双通道的。仿真时，考虑到仿真的准确性，必须把DDR总线上的每一类总线都仿真到。可是，当看到主控芯片到DDR有这么多连线，顿时感觉到工作量太大，找不到头绪，不知道网友们有没有这个感觉。首先，让我们对DDR有一个初步的了解。DDR全称是DoubleDateRateSDRAM，对，就是双倍数据率存储器。顾名思义，它的数据处理速率是普通动态存储器的两倍。与之对应的也有单倍数据率的了，这里就不去详细介绍。DDR到底长什么样？先从封装上来了解它，找来一个主流DDR3颗粒厂商的Datesheet，发现常用的封装有78球的，也有96球的。作者认为，了解DDR的封装是很有必要的，你必须清楚的知道一个DDR颗粒上有多少根线，才能在布线或仿真中做到心中有数，不至于遗漏重要信息。如下图1，图2，是某DDR封装示意图图178球图296球这些信号中，我们仿真需要特别关注的信号有四类，分别是：时钟，地址/命令，控制，数据。因为这四类信号的传输速率比较高，其他的大都是电源接口了。来捋一下，对于78球或者96球的封装，信号对应关系如下表：上表中列举的信号仅仅是一个DDR颗粒上的信号，在实际应用中，往往是一个主控拖动2,4,8甚至16个颗粒。所以，这四组信号每一组究竟有多少根，这个需要具体项目具体分析。对于Layout人员来说，对于DDR这一块，可能主要关注的是信号线之间的等长。下面我们也来复习一下，DDR各组信号需要满足的时序关系：地址/命令，控制和时钟之间等长；DQ与之对应的DQS组内等长；DQS与CLK之间有一个相对宽松的等长关系。那么，为什么等长要这么来做？很多人都知道是为了保证各组信号之间有正常的时序，这种说法是安全的，当然也是很模糊的，关注高速先生的小伙伴可能知道的更详细一些，这些知识在时序分析系列文章中有讲解，这里作者见到的一个比较通俗的说法就是：地址/命令，控制信号是由时钟信号来锁存的，所以它们之间应该保持等长关系；数据信号是由DQS来锁存的，所以DQ与DQS信号之间应该保持等长关系。说到这里，初次学习DDR网友们可能对DDR有了一个简单的认识。我们知道，主控芯片到颗粒，以及颗粒到颗粒之间的连接方式是可以选择的，有星形拓扑，T型拓扑，菊花链，Fly-b等结构。难道说遵照设计手册绕完等长，或者说按照以前成功的案例布线完毕，我们的设计就没有问题了吗？我们仿真DDR究竟是仿真什么？这几种拓扑结构布线的关键点是什么？下期我们将用几个案例说明一下，同样的拓扑结构使用不同的厂家的芯片，或者说同一个芯片使用不同的驱动模式将会对信号质量产生什么影响，我们还将分析同一种布局，采用不同的拓扑结构对信号带来的影响。持续关注这一系列文章，这些疑问，你会豁然开朗的。问题来了DQS与时钟信号需要保持等长吗？DDR信号完整性仿真介绍（二）上篇文章我们对DDR做了一些基本的介绍，了解了DDR信号分组以及各组信号之间的长度匹配关系。那么，一般什么情况我们需要仿真分析呢？作者认为，多数情况下是我们的设计人员对这一块的把握不大的时候，因为DDR信号Net多，走线密度大，速率较高，DDR信号质量直接关系到整块板子的设计成败。闲话不多说，本期将通过几个案例让初学者对DDR仿真有一个初步的认识。DDR信号仿真分为信号质量分析与时序分析，两者的侧重点不一样。下面来看看，某设计人员DDR3布线绕完等长之后，让我们仿真，拓扑结构如图1所示：图1从拓扑结构来看，该设计是一个主控拖动四片DDR颗粒，采用T型结构。该设计分支等长做的都很好，貌似没什么问题，但是仿真出来的波形却是图2这样的：图2该波形电压虽然都通过了门限电平，但是裕量很小，波形也是参差不齐，显然不够理想。我们这里仅仅仿真了单根信号的质量，如果把串扰也考虑进来，波形就很难保证不出问题。作者以前也仿真过这种拓扑结构，但是波形没有这么糟糕啊。为了验证一下，作者把驱动芯片的IBIS换了，拓扑结构保持不变，结果得到的波形是这样的，如图3：图3图3信号质量与图2比起来要好一些，但结果不理想，过冲还是很大。其实这里，作者使用不同的IBIS模型，就是为了证明不同主控芯片输出的波形是不一样的。有时我们的Layout人员会有这样一个疑问，改版的时候仅仅只是换了一块主控芯片而已，PCB本身的布局没有改版，甚至芯片管脚对应的连接关系都没变，板子上的布线完全不用再改动了，这种想法是不对的，同一块板子，拓扑结构保持不变的情况，更换主控芯片，信号的质量也会受到影响的，这时我们的拓扑结构必须重新评估。好了，造成图2与图3信号质量不好的原因是什么呢？经验丰富的网友们也许发现了，上面的T型结构没有做端接处理。同样，作者也发现了这个问题，结果加上端接电阻后，信号质量得到了改善，如图4所示：图4再来看一个DDR3设计案例，某设计人员在数据信号中加入了串阻，拓扑结构如下图5：图5DDR3颗粒端有ODT功能，且有6种阻值可选，作者扫面这几种模式得到的波形如图6：图6图6的波形，在开ODT的情况下波形裕量较小，DDR3本身带有ODT功能啊，为什么还要加串阻呢？于是我果断把串阻去掉，仿真波形如图7图7去掉串阻之后，波形的裕量更大了，且上升沿没那么缓了。所以，对于有ODT功能的DDR颗粒，布线时不用加串阻，这样不仅节省了元件，也节省了布线空间。看来SI工程师是十分重要的哈，高速设计的成功离不开SI工程师的努力。拓扑结构的设计不是一劳永逸的，什么驱动芯片适合什么样的拓扑结构，需要仿真评估。仿真是一个不断尝试与探索的过程，它帮助我们找到互连与器件的最佳匹配。问题来了ODT阻值选择与接收端电压幅值呈什么关系，为什么？