基于QuartusII-的多功能数字钟设计

多功能数字钟设计院系：专业：指导教师：班级：学号：姓名时间：2015.3.9-3.18摘要多功能数字钟在我们的日常生活中有着非常广泛的应用。本实验利用QuartusII软件设计一个多功能数字计时器，并下载到SmartSOPC实验系统中。这个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能，这些功能相互独立，却又互相协调配合。在此类基础功能之上还添加了秒表功能。关键词QuartusII软件SmartSOPC实验系统多功能数字钟外文摘要TitleMulti-functiondigitalclockdesigndissertationAbstractMulti-functiondigitalclockinourdailylifehasaverywideapplication.ThisexperimentusingsoftwareQuartusIIdesignamulti-functiondigitaltimer,anddownloadtoSmartSOPCexperimentsystem.Thedigitaltimer,cancomplete00:00:00to23:59:59timingfunctions,andundertheactionofcontrolcircuithastokeepfast,reset,whentheschool,theschoolpoints,hour,andotherfunctions,andthesefeaturesareindependentofeachother,andcoordinatewitheachother.Onsuchabasisfunctionalsoaddedstopwatchfunction.KeywordsQuartusII、SmartSOPCexperimentalsystem、Multi-functiondigitaltimer。目录1实验设计要求及说明---------------------------------------------------------------------42方案论证------------------------------------------------------------------------------------43各子模块设计原理与实现---------------------------------------------------------------53.1脉冲发生器电路----------------------------------------------------------------------53.2计时电路-------------------------------------------------------------------------------93.3译码显示电路-------------------------------------------------------------------------133.4清零电路-------------------------------------------------------------------------------153.5校分电路-------------------------------------------------------------------------------153.6保持电路-------------------------------------------------------------------------------163.7报时电路-------------------------------------------------------------------------------173.8秒表-------------------------------------------------------------------------------------184多位一体-数字计数器总电路图-------------------------------------215系统调试，仿真及编程下载------------------------------------------------------------205.1系统调试--------------------------------------------------------------------------------205.2系统仿真--------------------------------------------------------------------------------205.3编程下载--------------------------------------------------------------------------------216结论----------------------------------------------------------------------------------------227试验中所遇到的问题及解决方案------------------------------------------------------228实验收获与感受---------------------------------------------------------------------------239期望及要求---------------------------------------------------------------------------------2410参考文献----------------------------------------------------------------------------------24【正文】1实验设计要求及说明设计基本要求：1.能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；附加功能：1.使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”,59’55”,59’57”时报时频率为500Hz,59’59”时报时频率为1KHz,）；2．实现秒表功能2方案论证数字钟电路结构方框图：本实验的目的是利用QuartusII软件设计一个多功能的数字计时器，使该计时器具有计时，显示，清零，较分，校时及整点报时功能。依据上述数字钟电路结构方框图可知，秒计时器和分计时器均为60进制，小时计时器是24进制计数器。当秒计时器对1HZ时钟脉冲信号计数到60时，产生一个进位脉冲，使分计时器的数值加1，同样，分计时器计数到60时，使小时计时器的数值加一。当数字钟走时出现误差时，通过校时电路对时，分的时间进行校正，其中校时电路和清零电路只需在原有电路的基础上采用一定的逻辑门电路实现。为了保证数字钟走时准确，时钟信号源输出的信号频率需经过分频器分频，得到1HZ和1KHZ时钟信号。1HZ时钟信号用于计时，1KHZ时钟信号用于动态扫描译码电路。通过分计时器和秒计时器的引脚在固定时刻采用逻辑门进行逻辑运算后驱动蜂鸣器，可实现整点报时功能，引入不同的频率信号可改变报时声音的频率。与此同时，可合理利用实验板上闲置的两个LED数码管做成秒表，从而实现秒表计时功能。3各子模块设计原理与实现3．1脉冲发生器电路3.1.1脉冲发生器模块总体设计脉冲发生器是数字电子钟的核心部分，它的精度和稳定度直接决定数字电子钟的质量。本实验中，实验操作板只能提供48MHZ的频率，为保证数字电子钟的正常运行，我们需要多种频率的保障：电子钟正常运行时1HZ的秒脉冲，动态扫描译码器时1KHZ的扫描脉冲，报时电路中500HZ的低频信号脉冲，秒表计时中100HZ的时钟脉冲。这些脉冲的获得可通过分频电路对48MHZ的脉冲信号连续分频，选取我们所需要的频率信号输入相关电路即可。具体实现方法如以下流程图所示：3.1.2脉冲发生器模块总原理图3.1.3各子模块原理图（1）48MHZ频率信号经过由三个D触发器的级联构成的8分频系统作用变成6MHZ的频率，再用74160进行六分频，即可得到1MHZ的频率信号。原理图如下：仿真波形如下：（2）将以上得到的1MHZ频率信号经过由三个74160级联组成的1000分频电路，得到1KHZ的频率信号，原理图如下：（3）1HZ的频率信号只需将1KHZ的频率信号进行1000分频即可，具体电路与上图相同，这里不再赘述。500HZ的频率信号只需将以上所得的1KHZ频率信号经过D触发器进行2分频，而100HZ的频率信号可将1KHZ的频率信号通过一个74160进行十分频即可，具体原理图如下：A．由1KHZ到500HZ，即模2计数器原理图：仿真图：B．由1KHZ到100HZ即模10计数器原理图：3.2计时电路3.2.1计时电路总体设计计时电路是本实验基础电路中的关键电路，也是本实验的核心之所在。由时计时器、分计时器、秒计时器构成。计时电路中的计数器，可以用74160来实现。分别设计计时，计分和计秒的电路，计时为0~23，计分及计秒为0~59。即，采用模24进行计时，采用模60进行计分和计秒，在达到23时59分59秒时时钟自动清零。此模块总体电路原理图如下：仿真图如下：3.2.2计时电路各子模块设计（1）秒计时器秒计时器即模60计数器，通过两片74160级联构成，在（01011001）8421BCD=59时同步置数，即将sh[2]sh[0]sl[3]sl[0]与非之后作为输入信号输入秒个位和秒十位的置位端，使两片计数器同时置零得到模60计数器。原理图：封装图：仿真图如下：由仿真结果知，秒计时器是一个模60计时器。（2）分计时器分计时器也是模60计数器，其计数原理与秒计时器基本相同。通过两片74160级联构成，在（01011001）8421BCD=59时同步置数，即将mh[2]mh[0]ml[3]ml[0]与非之后作为输入信号输入分个位和分十位的置位端置零，使两片计数器同时置零得到模60计数器。原理图：封装图：仿真图：由仿真结果知，此分计数器确为模60计数器。（3）时计时器时计时器即模24计数器，通过两片74160通过级联构成，通过在（00100011）8421BCD=23时同步置数，即将hh[2]hh[0]hl[3]hl[0]与非之后作为输入信号输入时个位和时十位的置位端置零，使两片计数器同时置零得到模24计数器。原理图：封装图：仿真由仿真结果知，此时计时器为模24计数器。（4）各计时器综合时各进位信号及置位信号说明A.秒计时器向分计时器进位：由于74160是同步计数器，在秒计时器达到59秒时，向分计时器的使能端输入信号，使使能端有效。待下一个时钟脉冲到来时，秒计时器在清零的同时，也给分计时器进位。因而只需将秒计时器的置位信号通过一非门后，作为分计时器的使能信号。B．分计时器应在59分59秒时向时计时器输入信号，并使其有效。为达到这一目的，应使分计数器的mh[2]mh[0]ml[3]ml[0]和秒计时器向分计时器的进位信号相与非后作为分计时器的置位信号，达到清零效果，同时将置位信号通过一非门后作为时计时器的进位信号。C.在达到23时59分59秒时，所有计时器将同时集体清零。因而可将hh[2]hh[0]hl[