模拟集成电路课程设计

1模拟集成电路课程设计CMOS两级运放设计一、摘要本课程设计要求完成一个两级运放的设计，采用设计工艺为CMOS的0.35um工艺技术，该工艺下器件可以等效为长沟道器件，在分析计算时可采用一级模型进行计算。本次设计主要了对于共模输入电压等指标提出了要求，详见下表。在正文中将就如何满足这些指标进行分析与讨论，并将计算结果利用cadence进行仿真，得出在0.35um工艺电路的工作情况。二、电路分析课程设计的电路图如下：输入级（第一级）放大电路由M1-M5组成，其中M1与M2为NMOS差分输入对管，M3与M4为PMOS有源负载，M5为第一级提供恒定的偏置电流。输出级（第二级）放大电路由M6、M7以及跨接在M6栅漏两端（即第二级电路输入与输出两端）的电容Cc组成，其中PMOS管M6为共源极接法，用于实现信号的放大，而M7与M5功能相同，为第二级提供恒定的偏置电流，同时M7还作为第二级的输出负载。Cc将用于实现第二级电路的密勒补偿，改变Cc的值可以用于实现电路中主极点与非主极点分离等功能。偏置电路由恒流源IB和以二极管形式连接的M8组成，其中M8与M5，M7形成电流镜，M5和M7为相应电路提供电流的大小由其与M8的宽长比的比值来决定。2三、设计指标本模块将根据设计要求的指标逐一进行分析：开环直流增益：考虑直流增益时忽略所有电容的影响，画小信号图如下：由小信号图可以得到电路中的直流增益为：Av=−gm1r02,4gm6ro6,7式中r02,4=ro2||ro4，ro6,7=ro6||ro7，考虑到差分输入对管的一致性，故(W/L)1=(W/L)2，从而gm1=gm2，故上述表达式中用gm1代为表示。同时，考虑到下式：gm=2I(Vgs−Vth)以及表达式：ro=1λI=VELI从而可以将直流增益表达式表述为：Av=−4λnλnλpλp(Vgs−Vth)1(Vgs−Vth)6(λn+λp)2同时可以将λ用VEL替换，可以得出增益的大小在设计时只与MOS管的过驱动电压和沟道长度有关，当过驱动电压确定时（一般选取0.2V），则需要通过增加沟道长度L来提高增益。由于对于0.35um的工艺库并不熟悉，可以通过对单管进行dc仿真，得到所需的厄利电压等参数，但在实际应用中并不需要，主要做法是根据计算得到的电路偏置电流，通过确定的过驱动电压进行单管仿真得到合适宽长比的工作在饱和区的MOS管。单位增益带宽（GBW）：分析GBW时需要考虑电路在高频条件下的工作情况，小信号图如下：（CL为CDB6、CDB7以及CL之和，Cn1同理）上图中忽略了M3点产生的极点，原因有两个：1.M3点产生的极点大小为gm32π(2Cgs3+Cdb3+Cdb1)，约等于gm32π(4Cgs3)，在GBW之外；2.由于小信号电流经过M1再经过M3，M4电流镜与直接经过M2到达输出的电流两者之间为相加形式，即产生了一个前馈通路，从而将引入一个零点，又由于两条通路的放大倍数一致，从而引入的零点为极点的两倍。引入的零点将对极点进行补偿，进一步削弱了极点对增益以及相位裕度的影响，从而对于M3点的极点可以忽略。对于上图中的情况进行分析可得到有极点：CLCn1VoutVds1ro2,4Gm1*Vinro6,7Gm6*Vds1CcGm1*Vinro2,4Gm6*Vds1VoutVds1ro6,73p1=−12πr02,4gm6ro6,7CCp2=−gm62πCL11+Cn1CC同时还存在一个零点为：z=gm62πCC由于r02,4gm6，所以主极点为p1，从而得到GBW=Avp1=gm12πCC同时考虑到相位裕度的要求，由于负极点以及正零点均会是相位恶化，对于双极点系统，通常要求：p22𝐺𝐵𝑊（对于本课程设计考虑到有正零点介入，将在电路设计中具体分析。）所以对于零点越远，其与GBW的关系基本由gm1和gm6的比值决定，gm6越大越好；对于非主极点，从表达式中可以看出Cc越大，GBW越小（p1越小），p2越大，可视为实现了两个极点的分离。可以近似认为需要满足以下要求：当CC≫Cn1时，2gm1CCgm6CL所以对于给定设计要求GBW，可以确定Cc然后通过调节gm1和gm6的比值来实现GBW和相位裕度。相位裕度（PM）：指标设计要求如上所述。可以采用下式进行设计时的估算：PM=90°−arctanGBWp2−arctanGBWz−∆其中∆为M3处的零极点对引入的相位裕度的变化，可以近似为5°（该数据参看Sansen书，《模拟集成电路设计精粹》）。转换速率（SR）：对于本课程设计中的转换速率可以分两部分来讨论，一部分是对于Cc进行充放电的内部转换速率，另一部分则是对于CL进行充放电的外部转换速率。如左图所示对于一个大的负输入阶跃信号，则M2截止，电流IDS5全部从M1、M3流过，M4由于电流镜作用也会产生相同大小的电流，这部分电流将从Cc流过，在Cc上产生一个电压梯度，斜率为∆V∆t=IDS5CC，若M7在变化过程中能够提供足够的电流给M6，则VGS6保持不变，从而输出节点成如上述梯度下降。对于大的正输入阶跃信号，同理。所以对于内部Cc充放电的内部SR的表达式可以表示为：SRint=IDS5CC同理对于CL的充放电得到的外部转换速率进行分析，主要考虑对于CL的放电过程，因4为放电过程中M6有大的过驱动电压可以实现快速充电。放电时，对应的为一个大的负输入阶跃信号的情况，由于IDS7受偏置电流及相互间的宽长比控制，可视为恒定值，同时IDS5也需要占用一部分，所以能够提供给CL的电流大小为IDS7−IDS5，所以对于外部节点的转换速率大小为：SRext=IDS7−IDS5CL而整个电路的SR大小为：SR=min⁡(SRint,SRext)。静态电流：本次课程设计中的静态电流总和可以表示为：Itot=Iref+IDS5+IDS7根据仿真结果对电流进行累加可以得到Itot，从而P=VDDItot四、电路设计根据以上对于设计指标的理论分析，结合本次课程的实际设计要求，对电路进行如下设计：预先设计所有MOS管过驱动电压为0.2V，以确保MOS管都能工作在饱和区。设计CC=13CL=1pF，这样实现了极点分离要求CC大而GBW的设计要求CC小的折中选择。1.根据GBW的表达式：GBW30MHzGBW=gm12πCC=IDS1πCC(Vgs−Vth)1从上式可以计算的IDS118.8𝑢𝐴，即IDS537.6𝑢𝐴2.根据相位裕度的要求：PM60°为实现相位裕度的要求，用下式进行估算：PM=90°−arctanGBWp2−arctanGBWz−∆60°由于CC=13CL，所以p2=13z，要求p2≥3GBW（当p2=3GBW时，PM=60.2°），即非主极点在3GBW之外，零点在9倍GBW之外能够实现。则可以得到下式：3gm1CC≤gm6CL即gm6≥9gm1对于相同的(Vgs−Vth)，则可以得到：IDS5≥9IDS13.根据SR的表达式：SR30V/usSR=min⁡(SRint,SRext)根据前两个分析得到的结果：SRint=IDS5CC=2IDS1CCSRext=IDS7−IDS5CL=7IDS13CCSRint5所以得到：SRint=2IDS1CC30𝑉/𝑢𝑠进一步计算得到：IDS5=2IDS130𝑢𝐴；将该结果与GBW分析中得到的结果进行比较可以得到，同时满足SR与GBW要求：IDS537.6𝑢𝐴4.直流增益的实现：Av60dBAv=−4λnλnλpλp(Vgs−Vth)1(Vgs−Vth)6(λn+λp)2同时利用1λ=VEL，可以得到:Av=−4VEN2VEP2L2L4L6L7(Vgs−Vth)1(Vgs−Vth)6(VENL2+VEPL4)(VENL7+VEPL6)从上式可以得到Av至于沟道长度L和过驱动电压有关，在过驱动电压设置为0.2V的情况下，为实现大的直流增益，需要增大沟道长度L，故统一选取MOS管沟道长度L=3Lmin=1um，采用此沟道长度来进行设计。5.宽长比数据设定：由于对于工艺库没有了解，不清楚uCox等参数的数据，所以采用仿真的的方法设计出在确定偏置电流和过驱动电压下合适的MOS管宽长比。出于留足余量的考虑，同时由于功耗要求相对宽裕，设计时取Iref=80uA，IDS5=80uA，IDS7=800uA。设计宽长比参数如下：(W/L)1=(W/L)2=5(W/L)3=(W/L)4=10(W/L)5=(W/L)8=5(W/L)6=200(W/L)7=50五、Cadence仿真Av图，零极点图，电路图，六、结论与讨论本次课程设计结合我本人所上的ASIC实验的课程设计利用Cadence设计完成，对于自己完成的设计总体来说数据均已达标。但我认为依然可以从如下角度进行改进：1.分别就低功耗和高速两个角度进行设计，由于此次设计过程中对于各项参数都留了很宽裕的空间（特别是相位裕度，在初期设计时感觉比较难满足），所以造成了M6，M7两管的过大，虽然如此提供了相对好的相位裕度，功耗上的损失却很大。故从低功耗的角度可以减小M6，M7的尺寸，使其恰好工作在设计指标的范围内。而对于高速角度，可以增大M1，M2等第一级MOS管的尺寸同时第二级M6，M7适当减小，这样第一级的电流增加可以有效的提高SR。2.对于MOS管沟道长度的设计，在本次设计中直接将L全部定义在了1um，但是L6的选择从一定程度上影响了电路最后的面积，同时对于1/f噪声等也一会造成影响，所以是否可以考虑分开划分MOS管的沟道长度。不过对于本设计有一定的难度，因为M6与M3，M4要做到匹配，同时M7也最好能够与M5，M8做到匹配，所以沟道长度都需要选取一致。根据以上一些想法，我对电路设计进行了一些修改得到以下的方案。