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本科生期末试卷十八一、选择题（每小题1分，共10分）1．下列数中最小的数是______。A.（100101）2B.（50）8C.（100010）BCDD.（625）162．______表示法主要用于表示浮点数中的阶码。A.原码B.补码C.反码D.移码3．[X]补=1.X1X2X3X4，当满足______时，X-1/2成立。A.X1=1，X2~X4至少有一个为1B.X1=1，X2~X4任意C.X1=0，X2~X4至少有一个为1D.X1=0，X2~X4任意4．主存储器是计算机系统中的记忆设备，它主要用来______。A.存放数据B.存放程序C.存放微程序D.存放数据和程序5．以下四种类型指令中，执行时间最长的是______。A.RR型指令B.RS型指令C.SS型指令D.程序控制指令6．单地址指令为了完成两个数的算术运算，除地址指明的一个操作数外，另一个操作数常采用______寻址方式。A.堆栈B.立即C.隐含D.间接7．在以下描述的流水CPU基本概念中，正确的表述是______。A.流水CPU是以空间并行性为原理构造的处理器B.流水CPU一定是RISC机器C.流水CPU一定是多媒体CPUD.流水CPU是以时间并行性为原理构造的处理器8．在以下描述PCI总线的基本概念中，正确的表述是______。A.PCI总线是一个与处理器无关的高速外围总线B.PCI总线的基本传输机制是猝发式传送C.PCI设备一定是主设备D.系统中只允许有一条PCI总线9．下述I/O控制方式中，______主要由程序实现。A.PPU方式B.中断方式C.DMA方式D.通道方式10.串行I/O标准接口IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送它的数据传送率可以是------。A.100兆位/秒B.200兆位/秒C.400兆位/秒D.300兆位/秒二、填空题（每小题3分，共15分）1．Cache是一种A______存储器，是为了解决CPU和B______之间C______上不匹配而采用的一项重要硬件技术。2．当今的CPU芯片除了包括定点运算器、操作控制器外，还包括A______、B______运算器和C______管理部件。3．按照总线仲裁电路的A______不同，总线仲裁有B______仲裁和C______仲裁两种方式。4．DMA和CPU分时使用内存的三种方式是：A______，B______，C______。5．中断处理需要有中断A______，中断B______产生，中断C______等硬件支持。三、（9分）设机器字长16位，定点表示，尾数15位，数符1位，问：（1）定点原码整数表示时，最大正数是多少？最小负数是多少？（2）定点原码小数表示时，最大正数是多少？最小负数是多少？四、（9分）某加法器进位链信号为C4、C3、C2、、C1，最低位来的进位信号为C0.请分别按下述两种方式写出C4、C3、C2、、C1的逻辑表达式，（1）串行进位方式（2）并行进位方式五、（10分）某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0，数据总线为D15——D0，控制信号为R/W（读/写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求：（1）满足已知条件的存储器，画出地址译码方案。（2）画出ROM与RAM同CPU连接图。六、（9分）在流水CPU中，将一条指令从取指到执行结束的任务分割为一系列子任务，并使各子任务在流水线的各个过程段并发地执行，从而使流水CPU具有更强大的数据吞吐能力。请用时空图法证明这个结论的正确性。七、（9分）画出PCI总线结构框图，并说明“桥”的功能。图B18.1十、（10分）图B18.2是分布式仲裁器的逻辑结构图，试分析其工作原理。图B18.2。。。。。。。。竞争W7CN7CNiCN0设备竞争号设备竞争号CN7……接其他设备AB7ABiAB0仲裁总线WiW0本科生期末试卷十八答案一、选择题1．B2．D3．A4．D5．C6．C7．D8．A,B9．B10．A,B,C二、填空题1．A．高速缓冲B．主存C．速度2．A．CacheB．浮点C．存储3．A．位置B．集中式C．分布式4．A．停止CPU访问内存B．周期挪用C．DMA和CPU交替访内5．A．优先级仲裁B．向量C．控制逻辑；三、解：①定点原码整数表示最大正数数值=（215–1）10=（+32767）10最小负数数值=-（215–1）10=（-32767）10②定点原码小数表示最大正数值=（+0.11……11）2=（1–2-15）10最小负数值=（-0.11……11）2=-（1-2-15）10四、（1）串行进位方式：C1=G1+P1C0其中：G1=A1B1，P1=A1⊕B1C2=G2+P2C1G2=A2B2，P2=A2⊕B2C3=G3+P3C2G3=A3B3,P3=A3⊕B3C4=G4+P4C3G4=A4B4,P4=A4⊕B4(2)并行进位方式：C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0其中G1—G4，P1—P4表达式与串行进位方式相同。五、解：存储器地址空间分布如图B18.2所示，分三组，每组8K×16位。由此可得存储器方案要点如下：（1）组内地址：A12——A0（A0为低位）；（2）组号译码使用2：4译码器；01111111111111111111111111111111（3）RAM1，RAM2各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。（4）用MREQ作为2：4译码器使能控制端，该信号低电平（有效）时，译码器工作。（5）CPU的R/W信号与SRAM的WE端连接，当R/W=1时存储器执行读操作，当R/W=0时，存储器执行写操作。如图B18.3图B18.2图B18.3六、解：假设指令周期包含四个子过程：取指令（IF）、指令译码（ID）、进行运算（EX）、结果写回（WB），每个子过程称为过程段（Si），这样，一个流水线由一系列串连的过程段组成。如图(a)所示。在统一时钟信号控制下，数据从一个过程段流向相邻的过程段。S1S2S3S4入→→→→出(a)流水过程段IFIDEXWBCPU图B18.4图B18.4（B）表示非流水CPU的时空图。由于上一条指令的四个子过程全部执行完毕后才能开始下一条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行结束。图B18.4（C）表示流水CPU的时空图。由于上一条指令与下一条指令的四个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。比较后发现：流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行了2条指令，因此流水CPU具有更强大的数据吞吐能力。七、解：PCI总线结构框图如图B18.5所示：图B18.5PCI总线有三种桥，即HOST/PCI桥（简称HOST桥），PCI/PCI桥，PCI/LAGACY(b)非流水CPU时空图(c)流水CPU时空图桥。在PCI总线体系结构中，桥起着重要作用：（1）它连接两条总线，使总线间相互通信。（2）桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。（3）利用桥可以实现总线间的猝发式传送。八、解：假设主存工作周期为TM，执行一条指令的时间也设为TM。则中断处理过程和各时间段如图B18.6所示。当三个设备同时发出中断请求时，依次处理设备A、B、C的时间如下：tA=2TM+TDC+TS+TA+TRtB=2TM+TDC+TS+TB+TRtC=2TM+TDC+TS+TC+TR达到中断饱和的时间为：T=tA+tB+tC中断极限频率为：f=1/T图B18.6九、解：扇区总数=60×60×75=270000（扇区）模式1存放计算机程序和数据，其存储容量为270000×2048/1024/1024=527MB模式2存放声音、图象等多媒体数据，其存储容量为270000×2336/1024/1024=601MB十、解：1）所有参与本次竞争的各主设备将其竞争号CN取反后打到AB线上，以实现“线或”逻辑。AB线上低电平表示至少有一个主设备的CNi为1，AB线上的高电平表示所有主设备的CNi为0；2）竞争时CN与AB逐位比较，从最高位（b7）到最低位（b0）以一维菊花链方式进行。只有上一位竞争得胜者Wi+1为1，且CNi=1,或者CNi=0并ABi为高电平时，才使Wi位为1。但Wi=0时，将一直向下传递，使其竞争号后面的低位不能送上AB线。3）竞争不过的设备自动撤除其竞争号。在竞争期间，由于W位输入的作用，各设备在其内部的CN线上保留其竞争号并不破坏AB线上的信息。4）由于参加竞争的各个设备速度不一致，这个比较过程反复（自动）进行，才有最后稳定的结果。竞争期的时间要足够，保证最慢的设备也能参与竞争。