数字逻辑模拟试题

数字逻辑模拟试题一．单项选择题1．表示任意两位无符号十进制数至少需要（）二进制数。A．6B．7C．8D．92．余3码10001000对应的2421码为（）。A．01010101B.10000101C.10111011D.111010113．下列四个数中与十进制数（72）10相等的是()A．（01101000）2B.（01001000）2C.（01110010）2D.（01001010）24．某集成电路芯片，查手册知其最大输出低电平UOLmax=0.5V，最大输入低电平UILmax=0.8V，最小输出高电平UOHmin=2.7V，最小输入高电平UIHmin=2.0V，则其高电平噪声容限UNH=()A．0.3VB.0.6VC.0.7VD.1.2V5．标准或-与式是由（）构成的逻辑表达式。A．与项相或B.最小项相或C.最大项相与D.或项相与6.根据反演规则，的反函数为（）。A.B.C.D.7、对于TTL或非门多余输入端的处理，不可以（）。A、接电源B、通过0.5kΩ电阻接地C、接地D、与有用输入端并联8．下列四种类型的逻辑门中，可以用（）实现三种基本逻辑运算。A.与门B.或门C.非门D.与非门9．将D触发器改造成T触发器，图1所示电路中的虚线框内应是（）。EDECCAFE)]ED(CC[AFE)ED(CCAFE)EDCCA(FE)(DAFECCA.或非门B.与非门C.异或门D.同或门10．以下电路中可以实现线与功能的有（）。A.与非门B.三态输出门C.传输门D.漏极开路门11．要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（）。A．JK=00B.JK=01C.JK=10D.JK=1112．设计一个四位二进制码的奇偶校验器，需要（）个异或门。A．2B.3C.4D.513．相邻两组编码只有一位不同的编码是()A．2421BCD码B.8421BCD码C.余3码D.循环码14．下列电路中，不属于时序逻辑电路的是()A．计数器B.全加器C.寄存器D.RAM15．一个4位移位寄存器，现态为0111，经右移1位后其次态为()A．0011或1011B.1101或1110C.1011或1110D.0011或111116．为了将正弦信号转换成与之频率相同的脉冲信号，可采用()A．多谐振荡器B.移位寄存器C.单稳态触发器D.施密特触发器17．一个6位地址码、8位输出的ROM，其存储矩阵的容量为()bit.A．64×8B.48C.256D.818．某8位DAC，当输入全为1时，输出电压为5.10V，当输入D=（10000000）2时，输出电压为()A．5.10VB.2.56VC.1.28VD.都不是19．PROM是一种__________可编程逻辑器件。()A．与阵列可编程、或阵列固定的B.与阵列固定、或阵列可编程的C.与、或阵列固定的D.与、或阵列都可编程的20、ROM不能用于_________。A.函数运算表B.存入程序C.存入采集的动态数据D.字符发生器二．多项选择题1．逻辑函数F=A⊕B和G=A⊙B满足关系（）。A.GFB.GFC.GFD.1GF2．函数则F和G相“与”的结果是（）。A．32mmB．1C．BAD．AB3．设两输入或非门的输入为x和y，输出为z，当z为低电平时，有（）。A．x和y同为高电平；B．x为高电平，y为低电平；C．x为低电平，y为高电平；D．x和y同为低电平.4．组合逻辑电路的输出与输入的关系可用（）描述。A．真值表B.流程表C．逻辑表达式D.状态图5.TTL电路在正逻辑系统中，以下输入中（）相当于接1。A．悬空B.通过3kΩ电阻接电源5,7),m(0,2,3,4,C)B,G(A,,m(1,2,3,6)C)B,F(A,C．通过3kΩ电阻接地D.通过510Ω电阻接地三．填空题1．数字逻辑电路可分为组合和__________两大类。2．用与、或、非等运算表示函数中各个变量之间逻辑关系的代数式叫__________。3．四变量逻辑函数的标准与或式为F(a,b,c,d)=∑m(0,2,3,4,6,8,9,11,13)，其标准或与式为__________，它的反函数的标准与或式为________________。4．三态逻辑门输出有三种状态：0态、1态和__________。5．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现的虚假过渡干扰脉冲的现象称为__________。6．根据需要选择一路信号送到公共数据线上的电路叫__________。7、16个触发器构成计数器，该计数器可能的最大计数模值是__________。8．触发器按功能分可分为RS、D、JK、T和__________。9．某计数器的输出波形如图1所示，该计数器是__________进制计数器。10．Moore型时序逻辑电路的输出仅仅取决于__________，而不受电路当时的输入信号影响或没有输入变量。11．对于一个频率有限的模拟信号，设其最高频率分量的频率为fmax，在取样后为了无失真地恢复原始输入信号频谱，取样时必须满足取样频率：fs≥__________。12．为了构成8K×16bit的RAM，需要_____片1K×8bit的RAM，地址线的高_____位作为地址译码的输入，地址译码使用的是___线－___线译码器。13．在A/D转换中，最小量化单位为Δ，如果使用四舍五入法，最大量化误差为___，如果使用只舍不入法，最大量化误差为___。14、10位A/D转换器中，已知输出为258H时，对应的输入电压为1.2V，则当输入的电压为1.8V时，输出的数字量是__________H。15．74LS138是3线-8线译码器，译码输出为低电平有效，若输入A2A1A0=100时，输出01234567YYYYYYYY=__________。16．8线—3线优先编码器74LS148的优先权顺序是I7，I6，⋯⋯I1，I0，输入低电平有效，输出Y2Y1Y0为二进制反码输出。当I7I6I5I4I3I2I1I0为11010101时，输出Y2Y1Y0＝______。四、分析题1．用图形法将下列逻辑函数化成最简“与或”式。F(A,B,C,D)=∑m(0，2，4，5，6，7，12)+∑d(8，10)2．分析图中所示电路的逻辑功能。列出真值表，写出电路输出函数S的逻辑表达式。3、分析图中所示的组合逻辑电路，要求：（1）写出输出Y1、Y2的表达式。（2）列出真值表（3）说明电路逻辑功能4．根据图中所示4选1数据选择器实现的组合电路，写出输出E表达式并化成最简“与或”表达式。5、时序电路如图所示，写出各触发器的驱动方程、该电路的状态方程，并画出状态转换图，说明电路功能（设各触发器的初态均为0）。6、电路如图所示，已知CP端输入脉冲的频率为10kHz，试分析当输入控制信号A，B，C，D，E，F，G，H，I分别为低电平时，Y端输出的脉冲频率各为多少？并说明电路的逻辑功能。11I1I2I3I4I5I6I7I8I9Y0Y1Y2Y3CRLDD0D1D2D3Q0Q1Q2Q3CPTEPE1CPABCDIEFGHCY74LS14774LS161五、设计题1．在举重比赛中，有甲、乙、丙三位裁判，其中甲为主裁判，当两位或两位以上裁判（其中必须包括主裁判在内）认为运动员上举合格，才可发出合格信号，用最少的与非门设计满足上述要求的组合逻辑电路。2、试用PLA设计一个满足以下要求的译码电路。该电路输入信号DCBA为4位二进制码。输出信号Y1、Y2、Y3在下列几种情况下有确定的状态：①当DCBA所对应的十进制数为1~3时，Y1=1，Y2=Y3=0；②当DCBA所对应的十进制数为6~8时，Y2=1，Y1=Y3=0；③当DCBA所对应的十进制数为11~13时,Y3=1，Y1=Y2=0。3．用同步四位二进制计数器74161构成初始状态为0100的七进制计数器。画出状态转换图和连线图。4．用同步四位二进制计数器74160构成48进制的计数器。画出状态转换图和连线图。5、用八选一数据选择器74HC151设计一个函数发生器电路，S1、S2为控制端，A、B为逻辑变量输入端，Y为函数发生器输出端，要实现的功能如图所示。6、图（a）是一个序列信号产生电路的框图，其输出L与时钟脉冲CP的波形如图（b）所示。试用边沿D触发器和中规模组合逻辑器件设计该时序电路。六、作图题1、图中(d)所示A、B、C信号为图(a)、(b)、(c)各电路的输入波形。分析电路，试对应画出L1、L2和L3的输出波形。(d)2、触发器电路及输入信号的波形如图所示，试分别画出D触发器的Q和Q1的波形。3．由集成定时器555的电路如图7所示，请回答下列问题。（1）构成电路的名称；（2）已知输入信号波形uI，画出电路中uO的波形（标明uO波形的脉冲宽度）；