数字集成电路低功耗分析

数字集成电路低功耗分析摘要：电子产品功耗的大小不仅限制了便携设备电池使用时间,也在一定程度上影响着设备性能。研究如何降低功耗己经成为所有IC设计者必须考虑的重要问题，对功耗的优化也是目前每个IC设计企业的必要环节。本文主要对数字集成电路功耗的优化方法进行了分析，分别从工艺级、电路级、版图级、门级、寄存器级、算法级和系统级分析了低功耗的优化方法。关键词：低功耗；集成电路；优化引言：随着移动设备快速大量的增加和芯片处理速度的提高，芯片的功耗己成为集成电路设计者必须考虑的重要问题，于此同时对芯片的整体性能评估己经由原来的面积和速度变成了面积、时序、可测性和功耗的综合考虑，而且功耗所占的比重越来越大。低功耗技术的研究背景：集成电路是一个二十世纪发展起来的高技术产业，也是二十一世纪世界进入信息化社会的前提和基础。在1958年德克萨斯仪器公司生产出第一块集成电路，集成电路产业就一直保持着快速的发展速度，处在数字化和信息化时代的今天，数字集成电路的应用和改进显得尤为重要，从电子管到晶体管再到中小规模集成电路和超大规模集成电路，到现在市场上主流的专用集成电路(ASIC)，以及现处于快速发展的系统级芯片，数字集成电路始终朝着速度更快，集成度更高，规模更大的方向不断发展。从目前状况来看，数字集成电路基本上仍然遵循摩尔定律来发展—集成度几乎每18个月增长一倍。但是随着芯片规模的不断扩大，功耗问题变得越来越突出，并且成为制约数字集成电路发展的重要因素。长期以来，面积最小化和处理的高速度是数字集成电路设计中最主要的问题。现在，因为新的IC技术工艺的使用和集成度越来越高，降低芯片功耗逐渐成为了非常重要的一个因素。在亚微米和深亚微米的技术中，由于能量消耗而产生的余热使电路中的某些功能受到了不同程度的影响。功耗的增加意味着电迁移率的增加。当芯片温度上达到一定的程度时，电路就无法正常工作，因此复杂系统的性能就会被严重的影响到，并且整个系统的可靠性将会降低，尤其对于要求具有长生命周期和高可靠性的电子产品来说，降低功耗是必然的选择。从产品市场需求来看，近年来依靠电池供电的数码产品的大量使用如便携电脑、移动通讯工具等，这些产品的功耗严重影响着用户的使用体验，为了使产品具有更长的使用时间，迫切需要降低产品功耗。目前，功耗的优化方法有很多种，也越来越具有针对性，但大体思路都是通过降低工作电压和工作频率、减少计算量等方法来实数字集成电路的功耗优化。数字集成电路低功耗优化的下一个研究方向是结合多个层次的功耗分析与优化方法。数字集成电路低功耗优化方法：低功耗设计技术大致可以分为两类：动态技术和静态技术。静态技术是指从系统构造、工作原理方面入手，降低系统功耗,如选用低功耗器件，采用异步电路体系设计等。而动态技术则是通过改变系统的运行行为来达到降低系统功耗的目的，如在系统工作过程中，根据运行状况将器件从工作状态转入睡眠状态。功耗主要取决于四个因素:工作电压、负载电容、开关活动性和工作频率。因此，数字集成电路的低功耗优化设计要综合考虑这四个方面来找到最佳的优化方法。(1)工艺级低功耗优化技术：封装技术对芯片的功耗有着巨大的影响，芯片级的输入输出功耗大约占到整个系统功耗的1/4到1/2，所以，在具有多个芯片的系统中，优先考虑的减少工输入输出的功耗。通常芯片之间的接口单元占了大部分的功耗，造成这种现象的原因是片间接口的电容大小在pF数量级上，而片上的电容仅仅是在fF数量级上。对于传统的封装技术，Bakogl认为每个被封装管脚的电容大约是13一14pF。由于动态功耗和电容之间成线性关系，所以芯片间的输入输出接口的电容功耗可以占到整个芯片组功耗的25%到50%之间。对于具有多个芯片的系统来说，减小输入输出电容对于降低系统的功耗具有积极的意义。多芯片封装(MCM)技术相对于印制电路版(PCB)技术可以大量地减少芯片之间通讯功耗。在MCM多芯片封装中,所有的芯片被封装在一个基板上面，此时，芯片间的输入输出接口电容可以达到片内输入输出接口电容的数量，从而降低了芯片间的功耗。采用MCM封装还可以减小片间连接线长度和电容大小，使延时减小，提高了电路性能，可以为降低电压低功耗做准备。此外，和其它封装方式相比较，MCM封装可以大大提高系统的集成度。在深亚微米工艺中，8”x10”MCM可以封装10亿个管子，不仅节省了面积，而且可以换取功耗，为功耗的设计提供灵活性。(2)电路级低功耗优化技术：动态逻辑在电路在具体实现的过程中，CMOS工艺提供了很多种的逻辑结构，比如全互补型静态CMOS逻辑结构、伪NMOS逻辑结构、动态CMOS逻辑结构、时钟CMOS逻辑结构、多米诺逻辑结构等。动态CMOS逻辑门的基本结构如图1所示，脉冲φ控制着整个逻辑门电路的动态工作，中间是由N型管组成的逻辑门电路，上端为输出Z，并经过P型管（预充电管）接正向电源Vdd，下端经N型管（赋值管）接负向电源Vss。动态逻辑在降低优化功耗方面有很多优点。第一，采用动态逻辑可以大大减少器件的个数，逻辑的实现仅由NMOS网络来完成，PMOS网络仅用来作为预充电器件，器件个数的减少从而减小负载电容，所以功耗降低。第二，动态逻辑中PMOS器件层叠个数较少，所以电路可以在低电压的条件下正常工作，从而降低功耗。第三，动态逻辑可以避免短路功耗。第四，动态逻辑可以在输出节点上确保每个时钟周期内电平的翻转幅度，不会产生伪跳变，进而降低了功耗。第五，动态逻辑电路可以大量减少由于竞争冒险而产生的毛刺现象，也可以降低节点的寄生电容和消除短路电流，从而降低功耗。动态逻辑的不足之处在于预充电管需要时钟驱动，这加重了时钟的负担N逻辑(3)版图级低功耗优化技术：VddVs图1动态CMOS电路φZ版图优化必须同时优化器件和器件之间的互连。深亚微米技术的广泛应用，使互连线产生的功耗成为了整个电路功耗的主要部分，过去的布局连线线只考虑面积和时延着两个因素。现在布局布线要考虑来自设计前端的信号信息，来实现功耗的优化。对具有较高活动性的信号选择上层金属布线是版图设计中最简单的低功耗处理方法。基板和上层金属用一层二氧化硅来隔开，布线的物理电容会随着氧化层的厚度的增加而减小，因此把活动性高的信号线布在较上层可以降低功耗，但应该注意到较上层布线需要较多的通孔，而通孔会增加电容。此外，应使高活动性信号的布线具有较低的电容。在处理复杂设计时，通常会将电路分成较小的电路块逐一优化。由于块内互连线比块间互连线短，电容也较小，因此在网表划分时要考虑信号的活性，要使低活性的互连线处在边界上。布局、布线的问题可使用面积优化和延迟的方法，但在进行功耗优化时，必须用信号的活动性对电路互连线加权，尽量使高活动性的互连线处于块内。在深亚微米设计时，因为藕合电容占据着大部分总的互连电容和功耗，因此在布线时，引线的间距也应要根据信号的活动性进行调整。同理，引线的线宽也要根据信号活动性、延迟限制和互连电容权衡考虑。(4)门级低功耗设计:目前采用的门级低功耗优化方法主要有门尺寸优化和门级多阈值电压技术（Gate-levelMulti-Vthimplementation）。其中，门尺寸优化的基本思想是通过减小器件的尺寸来获得低功耗，但这样做通常会影响电路的性能。作为改进，可以将非关键路径的门缩小尺寸以减小面积和功耗，因此门尺寸优化问题可以转化为满足给定延迟约束条件下的功耗极小化问题。门级多阈值电压技术主要用来降低漏电流功耗，随着芯片集成度的提高，电源电压不断降低，多阈值电压逻辑电路在低功耗设计中发挥着越来越重要的作用，它一方面降低了内部工作电压的逻辑摆幅，使功耗降低；另一方面有效地控制了漏电流的增加，克服了以往由于因工作电压减少、阈值电压降低而导致的漏电流的增加。(5)寄存器传输级低功耗设计：寄存器传输级（RTL）低功耗技术主要通过减少寄存器不希望的跳变(glitch--Spuriousswitch)来降低功耗。这种跳变虽然对电路的逻辑功能没有负面的影响，但会导致跳变因子的增加，从而导致功耗的增加。减少glitch的方法主要是消除其产生的条件，如用时钟信号同步、结构重构以及时钟门控（ClockGating）等。在电路中插入由时钟信号控制的寄存器将待传递的信号同步，可以将寄存器前面的glitch阻隔在寄存器外，避免其层层传递累积，非门控结构电路与带门控结构的电路如图2(a)、(b)所示。(6)算法级低功耗设计算法级功耗的度量有输入输出操作数、操作数、基本内存访问次数等。为了降低功耗需要减少这些操作的次数，通过去除不必要的操作来减少操作数。算法级降低功耗的方法可分两类：一类是加速变换，可以通过提高硬件处理速度来降低电源电压；另一类通过算法变换降低实现电路的有效电容。加速变换的基本思路是减少控制步的数目，在保持吞吐率不变的条件下,使用慢的控制时钟。如图3(a)所示一阶IIR滤波器的控制数据流图（CDFG）,假设每个操作占用一个控制步，其关键路径长为2。因为结构简单，不能使用各种变换。先将它展开得到图3(b)所示的CDFG，变换它可能减少整个算法的关键路径长度，输出值可以表图2（a）非门控结构电路图2（b）带门控结构电路示为：YN1=XN1+A*YN2YN=XN+A*XN1+A*YN2利用分布性（distributivity）和常数传递（constantpropagation）（A*A=A2)技术将图3(b)所示的展开结构再变换成图3(c)。图示的关键路径已经是3，使用流水化技术，再将图3(c)的结构变为图3(d)。这样，整个系统在性能不变的条件下，关键路径仍为2，但并行采样，可以允许以原来一半的速度工作，使用较低的电压。当然，变换同时也使电路的有效电容增加，这一点是需要权衡的。算法级的设计方法主要是对硬件资源的合理利用，以及针对所要实现的功能优化数据信号的编码风格。在进行算法设计时，可以通过因式分解、提公因式等数学方法，找出复用率较高的子函数，将其单独实现成子电路供其他模块调用，以节约硬件资源，减少电路的物理图3（a）图3（c）图3（d）图3（b）电容。另外，降低开关活动因子是降低功耗的一个有效方法，尤其对结点电容大的信号线更是如此，比如总线。现在的大型芯片中总线的数据线和地址线一般都比较多、比较长，每条线都需要驱动大负载，通常占总功耗的15~20%，有的甚至达70%以上。我们可以采用合适的编码方式来降低开关活动频率，如格雷码。它是通过对二进制数编码，实现连续的两个二进制数之间只有一位不同，这样总线在传输连续变化的数据时，在总线上只有一位发生变化，总线的翻转活动大大减小，从而降低功耗。(7)系统级低功耗设计降低功耗在设计流程中进行的越早越好，这样可以有效地降低功耗预算，避免重新设计带来的成本浪费。动态电源管理就是系统级的一种降低功耗技术动态电源管理是这样实现的:整个系统的动作状态时刻被监控,如果系统中某些模块空闲或做无效计算时,即自动关闭,进入低功耗(休眠)状态。典型的实现方式有门控时钟技术，它通过控制通向各模块时钟是否有效来实现工作状态转换,降低不必要的功耗。这种控制对需长时间休眠模块节省功耗十分有效。结语：电子产品的工作寿命越来越受到重视,设计者在实现电路功能的同时还要考虑到降低电路功耗问题。功耗优化贯穿于设计的各阶段,有些降低功耗措施与电路性能存在折中,设计时须针对特定项目在面积、速度和功耗间进行权衡,以使电路各性能指标达到最佳。参考文献：[1]洪先龙，刘伟平，边计年.超大规模集成电路计算机辅助设计与模拟，北京：国防工业出版社.1998.[2]陈廷槐，数字系统的测试与冗错，南京：东南大学出版社.1990.[3]李忠诚，测试产生算法研究及其实现，中科院计算所博士论文.1991.[4]陈海波，电路设计中实现低功耗途径的探讨[J].太原师范学院学报(自然科学版),2003,(6)[5]陈春鸿，CMOS集成电路的功耗分析及低功耗设计技术[J].浙江工业大学学报,1998,(9)[6]徐兰芝，杨莲兴.CMOS集成电路低功耗设计方法[J].微电子学,2004,(6)[7]王传声，朱咏梅.多芯片组件(MCM)的封装技术.