数控分频器的设计

长沙学院课程设计说明书题目数控分频器的设计系(部)电子与通信工程系专业(班级)电气一班姓名学号指导教师瞿曌谢明华起止日期2012/12/17--2012/12/29电子设计自动化设计任务书系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌课题名称数控分频器的设计设计内容及要求是设计一个数控分频器，数控分频的预置数自定，但可由输入按键任意改变，并同时在数码管上显示其十进制的数值。数控分频器的输出接扬声器，通过按键改变预置数，可听到不同音调的声音。数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相比较即可。系统提供50MHZ频率的时钟源。完成该系统的硬件和软件的设计，并制作出实物装置，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计说明书。设计工作量1、VHDL语言程序设计；2、波形仿真；3、在实验装置上进行硬件测试，并进行演示；4、提交一份完整的课程设计说明书，包括设计原理、程序设计、程序分析、仿真分析、硬件测试、调试过程，参考文献、设计总结等。进度安排起止日期（或时间量）设计内容（或预期目标）备注第1天课题介绍，答疑，收集材料第2天设计方案论证第3天进一步讨论方案,对设计方案进行必要的修正，方案确定后开始进行VHDL语言程序设计第4天设计VHDL语言程序第5~9天在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示第10天编写设计说明书教研室意见年月日系（部）主管领导意见年月日长沙学院课程设计鉴定表姓名学号专业电气工程及其自动化班级一班设计题目数控分频器的设计指导教师瞿曌指导教师意见：评定等级：教师签名：日期：答辩小组意见：评定等级：答辩小组长签名：日期：教研室意见：教研室主任签名：日期：系（部）意见：系主任签名：日期：说明课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类；一实验目的学习数控分频器的设计、分析和测试方法。学习将二进制转换成十进制并在数码管上显示。学习实验波形的绘制和仿真波形的分析。二实验原理是设计一个数控分频器，数控分频的预置数自定，但可由输入按键任意改变，并同时在数码管上显示其十进制的数值。数控分频器的输出接扬声器，通过按键改变预置数，可听到不同音调的声音。数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相比较即可。三实验程序分频程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenpinisport(clk0:instd_logic;y:outstd_logic);endfenpin;architectureoneoffenpinissignalfull:std_logic;beginp_reg:process(clk0)variablecnt:integerrange1to5;beginifclk0'eventandclk0='1'thenifcnt=5thencnt:=1;full='1';elsecnt:=cnt+1;full='0';endif;endif;endprocessp_reg;p_div:process(full)variablecnt2:std_logic;beginiffull'eventandfull='1'thencnt2:=notcnt2;ifcnt2='1'theny='1';elsey='0';endif;endif;endprocessp_div;end;主程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitydvfisport(clk,res,en:instd_logic;led3:outstd_logic_vector(2downto0);d:instd_logic_vector(7downto0);led7s2:outstd_logic_vector(7downto0);fout:outstd_logic);end;architecturebhvofdvfissignalfull,clkk:std_logic;signalw:std_logic_vector(2downto0);signalai,bi,ci:integer;signaldi:integerrange255to0;componentfenpinport(clk0:instd_logic;y:outstd_logic);endcomponent;beginu1:fenpinportmap(clk0=clk,y=clkk);process(clkk)beginifclkk'eventandclkk='1'thenifw=011thenw=000;elsew=w+1;endif;endif;endprocess;process(w)begincasewiswhen000=led3=001;when001=led3=010;when010=led3=100;whenothers=null;endcase;endprocess;p_reg:process(clkk,res,en)variablecnt8:std_logic_vector(7downto0);beginifres='1'thencnt8:=11111111;elsifen='1'thenifclkk'eventandclkk='1'thenifcnt8=11111111thencnt8:=d;full='1';elsecnt8:=cnt8+1;full='0';endif;endif;endif;endprocessp_reg;p_div:process(full)variablecnt2:std_logic;beginiffull'eventandfull='1'thencnt2:=notcnt2;ifcnt2='1'thenfout='1';elsefout='0';endif;endif;endprocessp_div;process(en,res)beginifres='1'thendi=0;elsifen='1'thendi=conv_integer(d);endif;endprocess;process(di)variablea,b,c:integerrange0to9;begina:=direm10;b:=(di/10)rem10;c:=(di/100)rem10;ai=a;bi=b;ci=c;endprocess;abc:process(ai,bi,ci,w)beginifres='1'thenled7s2=11000000;elsifen='1'thenifw=000thencaseaiiswhen0=led7s2=11000000;when1=led7s2=11111001;when2=led7s2=10100100;when3=led7s2=10110000;when4=led7s2=10011001;when5=led7s2=10010010;when6=led7s2=10000010;when7=led7s2=11111000;when8=led7s2=10000000;when9=led7s2=10010000;whenothers=null;endcase;endif;endif;ifw=010thencasebiiswhen0=led7s2=11000000;when1=led7s2=11111001;when2=led7s2=10100100;when3=led7s2=10110000;when4=led7s2=10011001;when5=led7s2=10010010;when6=led7s2=10000010;when7=led7s2=11111000;when8=led7s2=10000000;when9=led7s2=10010000;whenothers=null;endcase;endif;ifw=011thencaseciiswhen0=led7s2=11000000;when1=led7s2=11111001;when2=led7s2=10100100;when3=led7s2=10110000;when4=led7s2=10011001;when5=led7s2=10010010;when6=led7s2=10000010;when7=led7s2=11111000;when8=led7s2=10000000;when9=led7s2=10010000;whenothers=null;endcase;endif;endprocessabc;end;四实验内容及步骤1查阅相关资料收集材料，方案论证，构思程序语言的书写。2设计VHDL语言程序。3创建个人文件夹。4运行QuartusII软件。5在QuartusII环境中，创建VHDL设计文本。6创建新工程：输入实体名为fenpin的分频程序，点击保存。7选择目标器件系列：Cyclone系列EP1C20F324C8芯片。8编译：对此工程进行逻辑分析、综合适配、时序分析等。如果设计正确则完全通过各种编译，如果有错误则根据报错信息返回fenpin.vhd进行修改，直至完全通过编译为止。9将fenpin.vhd设计成底层可被调用文件。10另创建新工程，如上步骤将实体名为dvf的程序编译分析。11将dvf.vhd设计成顶层文件，再次编译仿真。12创建一个仿真波形文件：设计数字时钟period为10nm，d[6]~d[0]高低电平可任意设定（这里我们不妨设01100100），使能端en设为高电平，复位端res设计一小段为高电平（高电平时间长度可任意，其余为低电平）。将文件保存，文件名为fenpin.vwf，编译波形文件。13仿真波形文件14引脚分配引脚名称引脚编号连接网络引脚名称引脚编号连接网络clkPin_J350MHZd[1]Pin_M4FPGA_M2resPin_T10KEY1d[0]Pin_T13KEY8enPin_M3FPGA_M1led7s2[0]Pin_L3E_7SEG-AfoutPin_F14SPEAKERled7s2[1]Pin_L4E_7SEG-Bd[7]Pin_P3FPGA_M8led7s2[2]Pin_H3E_7SEG-Cd[6]Pin_R1FPGA_M7led7s2[3]Pin_H4E_7SEG-Dd[5]Pin_N4FPGA_M6led7s2[4]Pin_H1E_7SEG-Ed[4]Pin_N3FPGA_M5led7s2[5]Pin_L2E_7SEG-Fd[3]Pin_N2FPGA_M4led7s2[6]Pin_K4E_7SEG-Gd[2]Pin_N1FPGA_M3led7s2[7]不接不接15重编译：将程序再次编译。16使用Create-SOPC2000实验系统及SOPC开发板，将ByteBlasterII下载电缆插入SOPC开发板的JTAG下载接口中。仔细检查确保接线无误后打开电源。在QuartusII软件中，选择Tools/Programmer菜单。在”Mode”中选择JTAG，点击”AddFile”按钮添加需要配置的SOF文件，选中Program/Configure，点击”Start”按钮就可以对芯片进行配置。五硬件检测1硬件实验箱按键装置