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数电课程设计四变量多数表决器：4个输入端，当有3个或3个以上输入端为1时输出为1，否则为0.真值表：ABCDF00000000100010000110010000101001100011111000010010101001011111000110111110111111Verilog程序：modulevoter4(pass,vote);outputpass;input[3:0]vote;reg[2:0]sum;integeri;regpass;always@(vote)beginsum=0;for(i=0;i=3;i=i+1)if(vote[i])sum=sum+1;if(sum[2])pass=1;elseif(sum[1]&&sum[0])pass=1;elsepass=0;endendmodule组合电路：波形仿真：