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本科生期末试卷五一．选择题（每题1分，共10分）1．对计算机的产生有重要影响的是：______。A牛顿、维纳、图灵B莱布尼兹、布尔、图灵C巴贝奇、维纳、麦克斯韦D莱布尼兹、布尔、克雷2．假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是______。A11001011B11010110C11000001D110010013．按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是______。A全串行运算的乘法器B全并行运算的乘法器C串—并行运算的乘法器D并—串型运算的乘法器4．某计算机字长32位，其存储容量为16MB，若按双字编址，它的寻址范围是______。A16MBB2MC8MBD16M5．双端口存储器在______情况下会发生读/写冲突。A左端口与右端口的地址码不同B左端口与右端口的地址码相同C左端口与右端口的数据码相同D左端口与右端口的数据码不同6．程序控制类指令的功能是______。A进行算术运算和逻辑运算B进行主存与CPU之间的数据传送C进行CPU和I/O设备之间的数据传送D改变程序执行顺序7．由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期通常用______来规定。A主存中读取一个指令字的最短时间B主存中读取一个数据字的最长时间C主存中写入一个数据字的平均时间D主存中读取一个数据字的平均时间8．系统总线中控制线的功能是______。A提供主存、I/O接口设备的控制信号响应信号B提供数据信息C提供时序信号D提供主存、I/O接口设备的响应信号9．具有自同步能力的记录方式是______。ANRZ0BNRZ1CPMDMFM10．IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送，它的数据传输率可以是______。A100兆位/秒B200兆位/秒C400兆位/秒D300兆位/秒二．填空题（每题3分，共15分）1．Cache是一种A.______存储器，是为了解决CPU和主存之间B.______不匹配而采用的一项重要硬件技术。现发展为多级cache体系，C.______分设体系。2．RISC指令系统的最大特点是：A.______；B.______;C.______种类少。只有取数/存数指令访问存储器。3．并行处理技术已成为计算计技术发展的主流。它可贯穿于信息加工的各个步骤和阶段。概括起来，主要有三种形式A.______并行；B.______并行；C.______并行。4.软磁盘和硬磁盘的A.______原理与B.______方式基本相同，但在C.______和性能上存在较大差别。5．流水CPU是以A.______为原理构造的处理器，是一种非常B.______的并行技术。目前的C.______微处理器几乎无一例外的使用了流水技术。三.（9分）CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns,主存为250ns,求cache/主存系统的效率和平均访问时间。四.（9分）某加法器进位链小组信号为C4C3C2C1，低位来的信号为C0，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。（1）串行进位方式（2）并行进位方式五.（10分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是2：4译码器，使能端G接地表示译码器处于正常译码状态。图B5.1要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。六．（9分）运算器结构如图B5.2所示，R1，R2，R3是三个寄存器，A和B是两个三选一的多路开关，通路的选择由AS0,AS1和BS0，BS1端控制，例如BS0BS1=11时，选择R3，BS0BS1=01时，选择R1……，ALU是算术/逻辑单元。S1S2为它的两个操作控制端。其功能如下：S1S2=00时，ALU输出=AS1S2=01时，ALU输出=A+BS1S2=10时，ALU输出=A–BS1S2=11时，ALU输出=A⊕B请设计控制运算器通路的微指令格式。图B5.2七.（9分）集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理。八.（9分）单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，请画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。九.（10分）机动题十.（10分）机动题本科生期末试卷五答案一．选择题1．B2.D3.B4.B5.B6．D7.A8.A9.C、D10.A、B、C二．填空题。1.A.高速缓冲B.速度C.指令cache与数据cache2.A.指令条数少B.指令长度固定C.指令格式和寻址方式3.A.时间B.空间C.时间+空间并行4.A.存储B.记录C.结构5.A.时间并行性B.经济而实用C.高性能。三．解：命中率H=Ne/（NC+Nm）=3800/(3800+200)=0.95主存慢于cache的倍率：r=tm/tc=250ns/50ns=5访问效率：e=1/[r+(1–r)H]=1/[5+(1–5)×0.95]=83.3%平均访问时间：ta=tc/e=50ns/0.833=60ns四．解：（1）串行进位方式：C1=G1+P1C0其中：G1=A1B1，P1=A1⊕B1C2=G2+P2C1G2=A2B2，P2=A2⊕B2C3=G3+P3C2G3=A3B3,P3=A3⊕B3C4=G4+P4C3G4=A4B4,P4=A4⊕B4(2)并行进位方式：C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0其中G1—G4，P1—P4表达式与串行进位方式相同。五．解：根据图B5.1中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。对应上述空间，地址码最高4位A15——A12状态如下：0000——0011ROM10100——0111ROM21100——1101RAM11110——1111RAM22：4译码器对A15A14两位进行译码，产生四路输出，其中：y0=00对应ROM1，y1=01对应ROM2，y3=11对应RAM1和RAM2。然后用A13区分是RAM1（A13=0）还是RAM2（A13=1），此处采用部分译码。由此，两组端子的连接方法如下：1——6，2——5，3——7，8——12，11——14，9———13六．解：采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其中一位判别测试位：2位2位2位3位1位3位←——————————直接控制———————————→←——顺序控制当P=0时，直接用μAR1——μAR3形成下一个微地址。当P=1时，对μAR3进行修改后形成下一个微地址。七．解：有三种方式：链式查询方式、计数器定时查询方式、独立请求方式。独立请求方式结构图如图B5.2：图B5.2八．解：令中断向量001010为A设备，001011为B设备，001000为C设备，三个设备的判优识别，逻辑图如图B5.3：AS0AS1S1S2BS0BS1LDR1，LDR2，LDR3PμAR1，μAR2，μAR3图B5.3九．十．