DDR4设计概述以及分析仿真案例

DDR4设计概述以及分析仿真案例引言：随着计算机，服务器的性能需求越来越高，DDR4开始应用在一些高端设计中，然而目前关于DDR4的资料非常少，尤其是针对SI(信号完整性)部分以及相关中文资料，另外一方面，DDR4的高速率非常容易引起SI问题，一旦出现比如DDR4Margin测试Fail之类的问题，会让很多设计者感到头疼，Debug过程非常困难，信号测试变得越来越困难，越来越不准确，而且很难验证，PCBLayout优化以后再打板验证的方式效率低下也增加了很多成本，在这种情况下，用信号仿真的方法来分析验证问题就方便了许多。本文从DDR4基本概念出发，介绍了DDR4相关的关键技术和一些新方法，另外结合一个实际DDR4MarginFail问题，来简单说明问题分析思路和仿真方法。1DDR4关键技术和方法分析1.1DDR4与DDR3不同之处相对于DDR3,DDR4首先在外表上就有一些变化，比如DDR4将内存下部设计为中间稍微突出，边缘变矮的形状，在中央的高点和两端的低点以平滑曲线过渡，这样的设计可以保证金手指和内存插槽有足够的接触面从而确保内存稳定，另外，DDR4内存的金手指设计也有明显变化，金手指中间的防呆缺口也比DDR3更加靠近中央。当然，DDR4最重要的使命还是提高频率和带宽，总体来说，DDR4具有更高的性能，更好的稳定性和更低的功耗，那么从SI的角度出发，主要有下面几点,下面章节对主要的几个不同点进行说明。表1DDR3和DDR4差异在DRAM中，On-DieTermination的等效电阻值通过ModeRegister(MR)来设置，ODT的精度通过参考电阻RZQ来控制，DDR4的ODT支持240,120,80,60,48,40,34欧姆。和DDR3不同的是，DDR4的ODT有四种模式：Dataterminationdisable,RTT_NOM,RTT_WR,和RTT_PARK。Controller可以通过读写命令以及ODTPin来控制RTT状态，RTT_PARK是DDR4新加入的选项，它一般用在多Rank的DDR配置中，比如一个系统中有Rank0,Rank1以及Rank2,当控制器向Rank0写数据时，Rank1和Rank2在同一时间内可以为高阻抗(Hi-Z)或比较弱的终端(240,120,80,etc.),RTT_Park就提供了一种更加灵活的终端方式，让Rank1和Rank2不用一直是高阻模式，从而可以让DRAM工作在更高的频率上。一般来说，在Controller中可以通过BIOS调整寄存器来调节ODT的值，但是部分Controller厂商并不推荐这样做，以Intel为例，Intel给出的MRCCode中已经给出了最优化的ODT的值，理论上用户可以通过仿真等方法来得到其他ODT值并在BIOS中修改，但是由此带来的所有问题将有设计厂商来承担。下面表格是Intel提供的优化方案。DRAM内部VREFDQ通过寄存器(MR6)来调节，主要参数有Voltagerange,stepsize,VREFsteptime,VREFfullsteptime，如下表所示。表4参考电压每次开机的时候，DRAMController都会通过一系列的校准来调整DRMA端输入数据信号的VREFDQ，优化Timing和电压的Margin，也就是说，VREFDQ不仅仅取决于VDD,而且和传输线特性，接收端芯片特性都会有关系，所以每次PowerUp的时候，VREFDQ的值都可能会有差异。因为Vref的不同，Vih/Vil都会有差异，可以通过调整ODT来看Vref的区别，用一个仿真的例子来说明。对于DDR3，调整ODT波形会上下同步浮动，而调整DDR4OOT的时候，波形只有一边移动。可以看出来，距离Controller越近的芯片，其波形越“乱”，但是上升沿却很快，而距离终端电阻越近的芯片，其波形越好，但是上升沿却变慢。那么如何才能得到最优化的波形呢，下面通过扫描终端电阻的值看看是否会提高信号质量，通过HyperLynx的Sweep功能，设置终端电阻阻值为27，33，39，45四个阻值。按照分析结果，缩短L2,L3的长度，改为阵脚比较短的DIMM插槽（因为设计已经基本定型，只能进行小的改动，没有办法把DDR走线移动到靠近Bottom层的Layer），重新改版后，之前测试Fail的Margin提高了2~3Step,终于可以PASS了。至此，对于此Case的分析和仿真基本结束，DIMMtoDIMM之间的长度以及DIMM插槽针脚长度（以及PTHVIAStub）所造成的Stub对于提高信号Margin有一定的贡献，所以在针对3DPC(DIMMperChannel)的设计，在设计初期，就应该尽可能减小DIMMTODIMM的长度，对于板厚比较大的Case，尽可能把DDR走线靠近Bottom面，以减小Stub对信号质量的影响。